SU1137540A2 - Запоминающее устройство с коррекцией однократных ошибок - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОДНОКРАТНЫХ ОШИБОК по авт.св. № 1073799, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены блоки сравнени , элемент И, триггер и элемент индикации, причем одни входы блоков сравнени  подключены к выходам сумматоров по модулю два, другие входы - к выходам основного блока пам ти, выходы блоков сравнени  соединены с входами элемента И, выход которого подключен к одному из входов триггера, другие входы которого подключены к одлим из выходов блока управлени , а выход триггера соединен с входом элемента индикации и  вл етс  одним из выходов устройства. (Л с

Description

со

СП

4 . I Изобретение относитс  к вычислительной технике и может быть использовано в качестве запоминающего устройства в вычислительных системах, к которым предъ вл ютс  требовани  исправлени  однократных и обнаружени  двукратных ошибок. По основному авт.св. № 1073799 известно запоминающее устройство с коррекцией однократных ошибок, содер жащее основной и дополнительный блоки пам ти, блок кодировани  и блок управлени , выход которого подключен к управл ющим входам основного блока пам ти и дополнительного блока пам ти , входы которого соединены с выхо дами блока кодировани , входы которого объединены соответственно с входами основного блока пам ти и  вл ютс  информационными входами устройства s К мажоритарных элементов (где К - число информационных входов устройства) и 21с сумматоров по модулю два, выходы которых подключены к одним из Входов мажоритарных элементов S другие входы которых подключены к одним из выходов основного блока пам ти, а выходы мажоритарных элементов  вл ютс  информационными выходами устройства, одни из входов -сукЕматоров по модулю два подключены к другим выходам основного блока пам ти, а другие входы - к выходам дополнительного блока пам ти . Известное устройство не обеспечи вает обнаружени  двукратных ошибок, что снижает его надежность. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем. Что в запоминающее устройство с коррекцией однократных ошибок-вве дены блоки сравнени , элемент И, триггер и элемент индикации, причем одни входы блоков сравнени  подключены к выходам сумматоров по модулю . два, другие входа - к выходам основ ного блока пам ти, выходы блоков сравнени  соединены с входами элеме та И, выход которого подключены к одному из входов триггера, другие входы которого подключены к одним и выходов блока управлени , а выход триггера соединен с входом элемента индикации и  вл етс  одним из выходов устройст)ва. На фиг.1 показана структурна  сх ма предлагаемого запоминающего устройства с коррекцией йДйократных 40. , 2 ошибок; на фиг.2 - структурна  схема блока управлени ; на фиг.З - Н-матрица , по сн юща  подключение входов I устройства и основного блока пам ти к блоку кодировани , дл  кода 45, 36. Запоминающее устройство с коррекцией однократных ошибок (фиг.) содержит основной блок 1 пам ти, блок 2 управлени , блок3 кодировани , дополнительный блок 4 пам ти, сумматоры 5 по модулю два, мажоритарные элементы 6, имеющие выходы 7, блоки 8 сравнени , элемент И 9, триггер 10 и элемент I1 индикации. Блок 2 управлени  (фиг.2) содержит элемент НЕ 2, элемент 13 задержки, формирователи 14 и 15 сигналов, элемент НЕ 16, элемент. И 17, группу элементов НЕ 18, элемент И 19, триггер 20 и кнопку 21 сброса. В основу работы предлагаемого устройства заложено использование корректирующего кода, допускающего мажоритарное декодирование. Устройство работает следующим образом . Режим записи. В этом режиме на входы устройства поступают импульс обращени , признак операции Запись потенциал 1 , информационное слово и код адреса, информационное слово подаетс  на входы блоков 1 и 3. В блоке 3 разр ды информации подключаютс  к входам сумматоров по модулю два в соответствии с алгоритмом, представленным в виде Н-матрицы (фиг.З), например , дл  корректирующего кода 45, 36. В результате на выходе каждого сумматора образуетс  сумма по модулю два,  вл кзда с  одним из дополнительных избыточных разр дов . Кажд;ый разр д информационного слова входит один раз в две (и только в две) суммы. Это позвол ет при декодировании однозначно получить истинное значение любого разр да путем сум ировани  по модулю два тех разр дов , которые размещены в строке Н-матрицы, содержащей данный разр д. Разр ды информационного слова и разр ды контрольной информации, поученной в блоке 3, записываютс  соответственно в блоки 1 и 4. Режим считьшани  с коррекцией однократных ошибок. В этом режиме на входы блока 2 поступают импульсы обращени  и признак операции Считывание , С выхода блока 2 потенциал Считывание поступает на входы блоков 1 и 4. По коду адреса из блоков 1 и 4 считываетс  основна  и избыточна  информаци , котора  поступает на входы сумматоров 5 и мажоритарных элементов 6. Если ошибок при считывании не было , то на выходах сумматоров 5 по вл етс  результат, равный значению соответствующего разр да блока . Си налы с выходов сумматоров 5 по модулю два подаютс  на два из трех входов мажоритарного элемента 6, на третий вход которого подаетс  сигнал с выхода соответствующего разр да блока 1. Следовагельно, при отсутствии ошибок ни всех трех входах мажоритарного элемента 6 значени  одинаковы и равны значению выхода блока 1 соответствующего разр да. Учиты ва , что мажоритарный элемент 6 работает по принципу 2 и 3, на его выходе 7 присутствует значение, равное значению.сигнала на всех его входах. Если при считывании из блоков 1 и 4 по вл етс  ошибка в одном из разр дов, то на двух из трех входов мажоритарного элемента 6 будет верное значение, при этом на его выхдде 7 как и в случае отсутстви  ошибки будет значение, соответствующее истинному значению корректируемо го разр да информации блока 1 пам ТИ . . ... Режим считывани  с обнаружением однократных и двукратных ошибок. При по влении однократньпс ошибок в разр дах блока 1 или 4 устройство производит не только их коррекцию, но и формирует, сигнал ошибки с индиц;е ,цией неисправности. При по вле540 .4 НИИ однократной ошибки на одном из трех входов одного мажоритарного элемента 6 сигнал отличаетс  от сигналов на двух других входах этого же мажоритарного элемента (возникает неравнозначность). Поскольку входы мажоритарных элементов 6 соединены с соответствующими входами блоков 8 сравнени , на выходе одного И9 блоков 8 сравнени  присутствует сигнал неравнозначности (логический О). Следовательно, на выходе элемента И 9 также логический О, который поступает на вход триггера 10, и с приходом импульса от блока 2 на другой вход триггера 10 в него записываетс  сигнал ошибки, который направл етс  на выход устройства в виде логического О, Одновременно загораетс  све:тодиод в элементе 11 индикации. При нажатии кнопки 21 сброса в блоке 2 управлени  триггер 10 устанавливаетс  в исходное состо ние, сигнал ошибки снимаетс . При по влении двукратной ошибки d разр дах блоков 1 и (или 4 пам ти также происходит формирование сигнала ошибки на выходе устройства. Предлагаемое, устройство обнаруживает не только все однократные и двукратные ошибкиа но и часть ошибок более высокой кратности. Таким образом, оно обеспечивает не только исправление однократных ошибок, но и сигнализирует о наличии однократ ных и двукратных ошибок, по вившихс  в любых разр дах блоков пам ти или в сумматорах. Кроме того, предлагаемое устройство обеспечивает обнаружение и исправление части ошибок бблее высоко: кратности.

/4

W

15

Запись

л.

13

/2

/7

iuf

г

/

I5T f

10

J

. 2

o fb

i

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОДНОКРАТНЫХ ОШИБОК по авт.св. № 1073799, отличаю-

   Ul е е с я тем, что, с целью повыше ния надежности устройства, в него введены блоки сравнения, элемент И, триггер и элемент индикации, причем одни входы блоков сравнения подключены к выходам сумматоров по модулю два, другие входы - к выходам основного блока памяти, выходы блоков сравнения соединены с входами элемента И, выход которого подключен к одному из входов триггера, другие входы которого подключены к одлим из выходов блока управления, а выход триггера соединен с входом элемента индикации и является одним из выходов устройства.

   « ω с