SU1073799A1 - Запоминающее устройство с коррекцией однократных ошибок - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОДНОКРАТНЫХ ОШИБОК, содержащее основной и дополнительный блоки пам ти, блок кодировани  и блок управлени , выход которого подключен к управл ющим входам основного блока пам ти и дополнительного блока пам ти , входы которого соединены с выходами блока кодировани , входы которого объединены соответственно с входами основного блока па- чти и  вл ютс  информационными входами устройства, отличающеес  тем, что, с целью повышени  быстродействи  и надежности устройства, в введены мажоритарных элементов (где k - число информационных входов устройства) и 2 k cyNTviaTopoB по модулю два, выходы которых подключены к одим из входов мажоритарных элементов , другие входы которых подключены к одним из выходов основного блока пам ти, а выходы мажоритарных элементов  вл ютс  информационными выходами устройства, одни из входов g сумматоров по модулю два подключены к другим выходам основного блока С/ пам ти, а другие входы - к выходам дополнительного блока пам ти.

Description

О5 Изобретение относитс  к запоминающим устройствам статического типа, конкретно к устройствам контрол  зайоминающих устройств на правильность их работы, и может быть исполь зовано в качестве запоминающего устройства в вычислительных системах , к которым подъ вл ютс  требовани  исправлени  однократных ошибок. Известно запоминающё е устройство содержащее несколько групп элемент тов И, регистр адреса, входы которог через элементы И первой группы подключены к .управл ющей шине, входным шинам и к одним из входов элементов И второй и третьей групп, другие входы элементов И второй и четвертой , третьей и п той групп соединены соответственно с нулевыми и единичными выходами регистра адреса, выхо да элементов И второй группы через соответствующие одноразр дные блоки пам ти подключены к одним из входов элемента И четвертой группы, выходы элементов -И четвертой группы подключены к выходным шинам и выходам элементов И п той группы, одни из входов элементов И п той группы подключены к выходам соответствующих одноразр дных блоков пам ти, одноразр дный резервный блок пам ти, вхо и выход которого подключены через соответствующие элементы Ик входным И; выходным контролируемым шинам, при чем выход каждого элемента И третьей группы, кроме пос еднего, соединен ч|ерез соответствующий одноразр дный 6JIOK пам ти с одним из входов каждог элемента и п той группы, кроме последнего , вход последнего элемента И третьей группы соединены через .одноразр дный резервный блок пам ти с одним из входов, последнего элемента п той группы, а один из нулевых выхо дов регистра адреса подключен к одним из входов элемента И l . Недостатком этого устройства  вл етс  невозможность оперативного исп равлени  ошибки в момент ее обнаружени , так как дл  включени  резерв него блока пам ти необходимо в него переписать информацию неисправного блока пам ти. Кроме того, устройств после включени  резервного блока .с пам ти перестает выполн ть функции Исправлени  ошибок,поскольку контро С момента обнаружени  неисправности Н переключени  на резервный блок не производитс , . Наиболее близким к изобретению  вл етс  запоминающее устройство с исправлением однократных.ошибок, со держащее входной регистр числа, под ключенный к информационным разр дам Основной пам ти и через первый шиф .ратор к входам контрольных разр дов дополнительной избыточной пам ти, причем выход разр дов основной пам ти подключен к выходному регистру числа и через второй шифратор к схеме сравнени , на другой вход которой поступают контрольные разр ды дополнительной пам ти, выход схемы сравнени  через дешифратор соединен с вторыми входами выходного регистра числа, выход регистра числа  вл етс  выходом запоминающего устройства 2 . Недостатком такого устройства  вл етс  увеличение времени обращени  к устройству. Особенно это сказываетс  при считывании информации, когда дополнительные операции по обнаружению и коррекции ошибок увеличивают врем  выборки числа. Потер  быстродействи  обусловлена наличием пос- ледовательной .цепи, состо щей из шифратора, схемы сравнени , дешифратора и выходного регистра числа. Другим недостатком указанного устройства  вл етс  искажение выходной информации в случае отказа в отдельных узлах устройства, например в шифраторе, схеме сравнени  или в дешифраторе, что снижает надежность. Цель изобретени  - повышение быстродействи  и надежности устройства за счет исправлени  однократных ошибок не только в разр дах основной и избыточной пам ти, но и в других блоках устройства и уменьшени  глубины декодировани  за счет увеличений,; количества разр дов избыточной пам ти Поставленна  цель достигаетс  тем, что в запоминающее устройство с коррекцией однократных ошибок, содержащее основной и дополнительный блоки пам ти, блок кодировани  и блок уп,-равлени , выход которого, подключен к управл ющим входам основного блока. пам ти и дополнительного блока пам ти , входы которого соединены с выходами блока кодировани , входы KOTO--I рого объединены соответственно с входами основного-блока пам тии  вл ютс  информационными входами устройства, введены k мажоритарных элементов (где k - число информацион}1ых входов устройства) и 2k сумматоров по модулю два, выходы которых подключены к одним из входов мажоритарных элементов, другие входы которых подключены к одним из выходов основного блока пам ти, а выходы мажоритарных элементов  вл ютс  информационными выходами устройства, одни из входов сумматоров по модулю два подключены к другим выходам основного блока пам ти, а другие входы - к выходам дополнительного блока пам ти. На фиг. 1 изображена структурна  схема запоминающего устройства с коррекцией однократных ошибок; на фиг. 2 - то же, блок управлени .

на фиг. 3 - то же,блок кодировани , например дл  корректирующего (45 и 36) - кода; на фиг. 4 - порождакида  (проверочна ) Н - матрица соответственно дл  (45 и 36) - кода; на. фиг. 5 - соединение мажоритарного элемента и сумматоров по модулю два, соответствющее первому разр ду устройства дл  (45 и 36J - кода.

Запоминающее устройство с коррекг ций однократных ошибок содержит . (фиг. 1) основной блок 1 пам ти, бло 2 управлени , блок 3 кодировани , дополйительный блок 4 пам ти,k мажоритарных элементов 5 - 5ц и 2k сумматоров 6 6 и 7 k слухсащи дл  вычислени  контрольных проверок. Устройство имеет информационные 8 и управл ющие 9 и 10 входы.

Блок 2 управлени  (фиг. 2) содержит первый элемент НЕ 11, элемент 12 задержки, первый 13 и второй 14 формирователи сигналов, второй элемент НЕ 15 и формирователь 16 записи.

Блок 3 кодировани  (фиг. 3) содержит сумматоры 17-25 по модулю два

Устройство работает следующим образом.

, Режим записи. В этом режиме на входы устройства поступают импульс обращени , признак операции Запись информационное слово и код адреса. Импульс обращени  подаетс  (фиг. 1 и 2) на вход 9, признак Запись на вход 10 информационное слово на вход 8 (вход кода адреса на фиг. 1 и 2 не показан). Информационное слово , поступившее на вход 8, подаетс  на блок 3. В блоке 3 разр ды информации подключаютс  к входам сумматоров по модулю 2 (фиг. 3) в соответствии с алгоритмом, представленным в виде Н - матрицы (фиг. 4) дл  корректирующего (45 и 36) - кода.

В результате на выходе с каждого сумматора образуетс  сумма,  вл ю- ща с  одним из дополнительных (избыточных ) разр дов.

Каждый разр д информационного слова (фиг. 4; входит один раз в две

(и только в две) суммы. Это позвол ет при декодировании однозначного получить истинное значение любого разр да путем суммировани  по модул два тех разр дов, которые размещены в строке Н - матрицы, содержащей данный разр д.

Разр ды контрольной информации, полученной.в блоке 3, записываютс  в блок 4 пам ти по импульсу записи с выхода блока 2 управлени .

Режим считывани . В этом режиме на вход 9 блока 2 управлени  поступает импульс обращени , а на вход 10 - признак операции Считывание. В блоке 2 признак Считывание запрщает формирование импульсов записи. С выхода блока 2 управлени  потенциал Считывание поступает на вход блоков 1 .и 4. По коду адреса из блоков 1 и .4 считываетс  основна  и избыточна  информаци , котора  поступает на входы мажоритарных элементов Б - Б,;, и сумматоров 6 - 6ц и l - 7j, . Если ошибок при считывании из блоков 1 и 4 не было, то на выходе соответствующих, например, первому разр ду сумматоров 6 и 7.| (фиг. 5) после суммировани  разр дов блоков 1 и 4 по вл етс  результат , равный значению первого разр да информации . Сигналы с выходов сумматоров 6 и 7 подаютс  на два из трех входов мажоритарного элемента 5, на третий вход которого подаетс  непосредственно первый разр д , который подлежит коррекции. Если при считывании из блоков 1 и 4 пам ти по вл етс  ошибка, например, в первом разр де, то на двух из трех входов мажоритарного элемента 5 верное значение, при этом на его выходе как и в случае отсутстви  ошибки по вл етс  значение, соответствующее истинному значению корректируемого разр да информации.

Технико-экономическое преимущество предлагаемого устройства перед прототипом состоит в его повышенных быстродействии и надехшости.

л ffl

Si

®

7/

iL

,

Sj

Л

JP

-J.

/™$

v

X.™™fe

19

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОДНОКРАТНЫХ ОШИБОК, содержащее основной и дополнительный блоки памяти, блок кодирования и блок управления, выход которого подключен к управляющим входам основного блока памяти и дополнительного блока памяти, входы которого соединены с выходами блока кодирования, входы которого объединены соответственно с входами основного блока па- чти и являются информационными входами устройства, отличающееся тем, что, с целью повышения быстродействия и надежности устройства, в него введены к мажоритарных элементов (где к - число информационных входов устройства) и 2 к сумматоров' по модулю два, выходы которых подключены к одим из входов мажоритарных элементов , другие входы которых подключены к одним из выходов основного блока памяти, а выходы мажоритарных элементов являются информационными выходами устройства, одни из входов § сумматоров по модулю два подключены к другим выходам основного блока памяти, а другие входы - к выходам дополнительного блока памяти.

   О м СаЭ ζ© ςρ >