Изобретение относитс к вычислительной технике, в частности к запо минающим устройствам,и может быть использовано при изготовлонии больших интегральных схем запоминающих устройств. Из.вестно запоминающее устройство содержащее накопитель, дешифраторы строк и столбцов, блок считывани , элемент И, шины записи, разрешени записи и управлени f1. Недостатком этого устройства вл етс низка надежность. Из известных устройств наиболее близким техническим решением к пред лагаемому вл етс запоминающее уст ройство, содержащее накопитель, чис ловыми шинами соединенный.с выходами дешифратора строк, входы которого соединены с выходами регистра ад |)еса строки, входами соединенного с первыми выходами регистра адреса строки, входами соединенного с первыми выходами коммутирующего блока, вторые выходы коммутирующего блока соединены с регистром адреса столбца , выход которого соединен с дешиф ратором столбцов, выходные шины накопител соединены с входами блоков считывани и контрол , выход блока считывани подключен к второму входу сумматора по модулю два, первым входом соединенного с выходом перво го блока коррекции, вторые входы первого блока коррекции соединены с выходами блока кодировани и первыми входами второго блока коррекции, выходы которого соединены с другими разр дными шинами накопител , вторы входы вторрго блока коррекции соеди нены с шинами записи, разрешени записи и управлени , а третий вход его - с выходом сумматора по модулю два, входы блока кодировани соедин ны с выходами дешифратора столбцов, управл ющими входами блока считывани и с элементами И, св занными с шинами записи, разрешени записи, управлени и одними из разр дных шин накопител С2 3Недостатком этого устройства вл етс низкое быстродействие, так как в нем не эффективно используетс врем между вводом адреса строки и адреса столбца, поскольку дл занесени в триггер хранени информации состо ни опрашиваемого элемента пам ти необходимо ждать прихода адреса столбца. Цельизобретени - повышение быстродействи запоминающего устройства . Поставленна цель достигаетс тем, что в запоминающее устройство, содержащее накопитель, числовые шины которого соединены с выходами дешифратора адреса строк, входы которого подключены к выходам регистра ,адреса строк, входы которого соединены с одними из выходов коммутатора, другие выходы которого соединены с входами регистра адреса столбцов, выходы которого подключены ко входак дешифратора адреса столбцов, выходы , которого соединены с входами элементов ИЛИ, первыми входами элементов И и управл ющими входами блока считывани , выход которого соединен с первым входом первого сумматора по модулю два, второй вход которого подлслючен к выходу первого блока коррекции , одни из входов которого соединены с выходами элементов ИЛИ и одними из входов второго блока коррекции , другие входы которого подключены соответственно к выходу первого сумматора по модулю два, к вторым, к третьим и к четвертым входс1М элементов И, выходы которых соединены с одними из разр дных шин накопител , выходы второго блока коррекции подключены к другим разр дным шинам накопител , выходы которого соединены с информационными входами блока считывани и входами блока контрол , вторые, третьи и четвертые входы элементов И вл ютс соответственно входом разрешени записи, входом записи и управл ющим входом устройства , -а выход первого сумматора по модулю два вл етс выходом устройства , введены группа триг геров и первый триггер, выход которого соединен с управл ющими входами триггеров группы, информационные, входы которых подключены к выходам блока контрол , а выходы - к другим входам первого блока коррекции, управл ющий и установочные входы триггера соединены соответственно с вторыми и с четвертыми входами элементов И. На чертеже представлена функцио-. нальна схема предлагаемого устройства . Устройство содержит накопитель 1 с числовыми шинами 2, дешифратор 3 адреса строк, регистр 4 адреса строк, коммутатор 5, регистр б адреса столбцов , дешифратор 7 гщреса сто1Лбцов, выходы 8 накопител , блок 9 считывани , блок 10 контрол , первый сумматор 11 по модулю два, группа триггеров 12 с управл ющими входами 13, триггер 14,, первый блок 15 коррекции, состо щий из сумматоров 16 по модулю два и первого элемента И 17. На чертеже обозначены также управл ющие входы 18 блока считывани . Устройство содержит также элементы ИЛИ 19, предназначенные дл кодировани про-, варочных сигналов дл -столбцов накопител , элементы И 20, вход 21 разрешени записи, вход 22 записи и управл ющий вход 23 устройства, одну из разр дных шин 24 накопител , второй блок 25 коррекции, содержащий группу элементов И 26, первый 27 и второй 28 сумматоры по модулю два, второй элемент И 29, элемент НЕ 30, второй 31 и третий 32 триггеры и третий сумматор 33 по модулю два, выход 34 устройства, другие разр дные шины 35, запоминающие элементы 36 накопител и сумматоры 37 по модулю два блока контрол . Устройство работает следующим образом. При записи информации на входы Г 22 и 23 устройства подаютс сигналы записи и управлени . При этом в соот ветствии с кодом адреса строки, поступающим через коммутатор 5 и регистр 4 на вход дешифратора 3, происходит возбуждение одной из числовых шин 2 накопител 1. Возбужденна числова шина 2 отпирает разр дные |ч11ины 24 и 35 элементов 36 пам ти спрашиваемой строки накопител 1 и подключает, выходы 8-к блоку 10. Блок 10 вычисл ет контрольные соотношени кода Хемминга. Результатом вычислени вл етс проверочный код, который равен нулю при отсутствии с аибок в опрашиваемой строке накопител 1 и не равен нулю в противном случае. Вычисленный проверочный код поминаетс в триггеры 12. Парел лельно с вычислением проверочного . кода и записью его в триггеры 12 про исходит перезапись хранимой в проверочных разр дах опрашиваемой стро ки информации в триггеры 31 и 32 бло ка 25, После подали кода адреса столбца через выходы коммутатора 5 дл записи его в регистр 6 и последующего возбуждени выхода дешифратора 7, сигнал с этого выхода форми рует на элементах ИЛИ 19 сигналы, соответствующие проверочному коду опрашиваемого столбца накопител 1, которые поступают на вторые входы сумматоров 16. Сигнал разрешени . записи на входе 21, поступа на управл ющий вход триггера 14,- формиг рует на выходе его сигнал управлени триггерами 12 и сформированный блоком 10 проверочный код с выходов .триггеров 12 поступает на входы сум маторов 16 дл сравнени с провероч ным кодом опрашиваемого столбца. Если информаци , хранима в спрашиваемом элементе 36 пам ти йакопител 1 искажена, т,е, выходные cигнaJB блока 10 не равны нулю и совпсщают с выходными сигналами элементов ИЛИ 19, то на выходе элемента И 17 буде единичный сигнал, который инвертиру ет в сумматоре 11.сигнал о состо нии опрашиваемого элемента 36 пам ти, снимаемый с выхода блока 9. Кроме того, сигналы о состо ни х элементов 36 пам ти проверочных разр дов опрашиваемой строки накопител 1 по шинам 35 записываютс дл хранени в триггеры 31 и 32. С выхода 34 сигнал поступает на сумматор 33, где сравниваетс с сигналом на входе 22, На выходе сумматора 33 будет единичный сигнал если опрашиваемый дл записи элемент 36 пам ти накопител 1 должен изменить свое состо ние , и нулевой - в противном случае. При изменении состо ни опрашиваемого элемента 36 п 1м ти нарушаютс услови , задаваемые контрольными соотношени ми кода Хемминга, Поэтому , дл правильного их .выполнени требуетс изменить состо ние тех элементов 36 пам ти проверочных разр дов опрашиваемой строки, которые завис т от состо ни опрашиваемого элемента 36 пам ти накопител 2. На выходаJC элементов ИЛИ 19 формируютс эти сигналы и поступают на первые входы элементов И 26, На третьи входы элементов И 26 при поступлении сигнала разрешени записи по входу 21 и изменении состо ни опрашиваемого элемента 36 паг-шти накопител 1 поступает единичный сигнал с выхода элемента И 29, котофый отпирает элементы И 26. При этом вместе с записью новой информации в опрашиваемый элемент 36 пам ти накопител происходит запись йнвертированной на сумматорах 27 и 28 блока 25 информации, хранимой в триггерах 31 и 32, - Таким образом, после установлени кода адреса столбца происходит формирование на элементах ИЛИ 19 провероч : ного кода дл этого столбца и сравнение его с проверочным кодом, хра- никым в триггерах 12, коррекци считываемого сигнала и запись провероч-: ной информации в проверочные разр ды накопител 1, В предлагаемом запоминающем устройстве выполн юц те же функции, что и прототип, быстродействие выие вследствие того, что в нем происходит вычисление проверочного и занесение его дл хранени в тригерры 12, Техиико-эконсжическое пре1 мущество предлагаемого устройства аклкпа-г етс в его более высоком быстродействии по сравнеиию с прототипом.