SU922877A1

SU922877A1 - Запоминающее устройство с автономным контролем 1

Info

Publication number: SU922877A1
Application number: SU802939655A
Authority: SU
Inventors: Igor M Sokolov
Original assignee: Igor M Sokolov
Priority date: 1980-06-10
Filing date: 1980-06-10
Publication date: 1982-04-23

Description

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство с автономным контролем, содержащее накопитель, формирователь адреса, дешифратор, коммутаторы, сумматор и ⁵

схему сравнения [1].

Однако в этом устройстве осущест^вляется пооперационный контроль (т.е. только после выборки всех слов из

10

накопителя, используемых в данной операции) по четности, что не -Обеспечивает высокую достоверность передаваемой информации.

Наиболее близким техническим решением к изобретению является запоминающее устройство с контролем информации, содержащее накопитель, формирователь адресных сигналов, регистры, кодер и схему сравнения [2].

В этом устройстве осуществляется контроль каждого слова, выбираемого из накопителя, по четности (нечетности) , что не обеспечивает полной

2

достоверности считываемой информации и снижает надежность устройства.

Цель изобретения - повышение надежности запоминающего устройства.

Поставленная цель достигается тем, что в запоминающем устройстве с автономным контролем, содержащем накопитель, формирователь адресных сигналов, регистр информационного числа, регистр контрольного числа, блок кодирования и схему сравйения, причем адресные входы накопителя подключены к одним из выходов адресного, формирователя, контрольные, информационные и управляющий выходы накопителя соединены соответственно с входами регистра контрольного числа и регистра информационного числа и первым управляющим входом формирователя адресных сигналов, выходы регистра контрольного числа и одни из выходов блока кодирования соединены с входами схемы сравнения, входы блока кодирования подключены к выходам нако. 922877

пителя, управляющие входы регистра контрольного числа и блока кодирования й первый управляющий вход регистра информационного числа соединены с другим выходом формирователя адрес- 5 ных сигналов, другой выход блока кодирования подключен к управляющему входу схемы сравнения, выход которой соединен с вторыми управляющими входами формирователя адресных сиг- ю налов и регистра информационного числа .

При этом блок кодирования содержит тригле* . и группы элементов И по числу информационных разрядов ’Ла- 15 копителя, элемент И, элемент ИЛИ и "счетчик, причем выходы первого и второго элементов И каждой группы подключены к входам одноименного триггера, выход третьего элемента И соеди- 20 нен с одним из входов второго элемента И, другой вход которого подключен к первому выходу триггера, входы третьих элементов И каждой группы, кроме последней, соединены соответет-25 венно с выходом третьего элемента И и вторым выходом третьего элемента И и вторым выходом треггера последующей группы, вторые выходы триггеров подключены к одним из входов элемен- зо та И, выходы вторых элементов И соединены с одними из входов элемента ИЛИ, выход котооого подключен к входу счетчика, входы первых элементов И, входы третьего элемента И последней ₃₅группы, другие входы элемента И и элемента ИЛИ являются входами- блока кодирования, выходами которого являются выход третьего элемента первой группы, второй выход триггера первой до группы и выходы- элемента И и счетчика.

На фиг. 1 представлена структурная схема предложенного запоминающего устройства с автономным контролем; ⁴⁵на фиг. 2 - структурная схема 3~разрядного блока кодирования.

Запоминающее устройство содержит (фиг. 1) накопитель 1, формирователь 2 адресных сигналов, регистр 3 инфор-⁵⁰мационного числа, блок 4 кодирования, регистр 5 контрольного числа и схему 6 сравнения с выходом 7. Регистр 3 имеет выходы 8, накопитель выходы 9 ~ 11, формирователь 2 - вы- 55 ход 12.

Блок 4 кодирования содержит (фиг.2) триггеры 13 и группы 14-16 элементов И - по числу информационных разрядов накопителя, элемент И 17, эле-¹мент ИЛИ 18 и счетчик 19Запоминающее устройство с автономным контролем работает следующим образом.

По адресу и управляющим'сигналам, подаваемым на входы устройства из внешней ЦВМ, формирователь 2 осуществляет выборку соответствующего слова из накопителя 1. При этом код числа единиц, содержащихся а выбираемом слове, перепишется с выходов 9 накопителя 1 в регистр 5 и на одни из входов блока 4, информационное число с выходов 10 накопителя 1 переписывается в регистр 3 и подается на другие входы блока 4. Далее, блок 4 осуществляет поочередное гашение единиц, записанных в триггеры 13, вырабатывая на выходе элемента ИЛИ 18 количество единиц, равное числу единиц, записанных в выбранном слове из накопителя 1, которое подсчитывается счетчиком 19. После установки всех нулей в триггерах 13 формируется импульс на выходе элемента И 17, обеспечивающий подключение схемы 6 сравнения. При "равенстве кодов на входах схемы 6 сравнения,⁴ на ее выходе 7 формируется сигнал "Ошибки нет",который разрешает передачу информации из регистра 3 на выходы 8 и разрешает формирование следующего адреса в формирователе 2, после чего цикл работы повторяется. При каждом неравенстве кодов, поступающих на входы схемы 6 сравнения, на ее выходе 7 вырабатывается сигнал ошибки, который запрещает выдачу информации на выходы 8.

В предлагаемом запоминающем устройстве с автономным контролем, в отличие от известного, повышена достоверность передаваемой информации за счет обеспечения возможности контроля каждого слова, выбираемого из накопителя, не по четности (нечетности), а по количеству единиц, записанных в каждое из выбираемых слов, что практически исключает возможность передачи неверной информации на выход запоминающего устройства.

Claims

Формула изобретения

1. Запоминающее устройство с автономным контролем, содержащее нако5 922877 6

питель, формирователь адресных сигналов, регистр информационного числа, регистр контрольного числа, блок кодирования и схему сравнения, причем адресные входы накопителя подключены 5 к одним из выходов адресного формирователя, контрольные, информационные и управляющий выходы накопителя соединены соответственно с входами регистра контрольного числа и регистра информационного числа и первым управляющим входом формирователя адресных сигналов, выходы регистра контрольного числа и одни из выходов блок кодирования соединены с входами 15 схемы сравнения, отличающеес я тем, что, с целью повышения надежности устройства, в нем входы блока кодирования подключены к выходам накопителя, управляющие входы ре- 20 гистра контрольного числа и блока кодирования и первый управляющий вход регистра информационного числа соединены с другим выходом формирователя адресных сигналов, другой выход бло- 25 ка кодирования подключен к управляющему входу схемы сравнения, выход которой соединен с вторыми управляющими входами формирователя адресных сигналов и регистра информационного 30 числа.
2. Устройство по п. 1, о т личающееся тем, что блок кодирования содержит триггеры и ^руппы элементов И - по числу информационныхзз

разрядов накопителя, элемент И, элемент ИЛИ и счетчик, причем выходы пер вого и второго элементов И каждой группы подключены к входам одноименного триггера, выход третьего элемента И соединен с одним из входов второго элемента И, другой вход которого подключен к первому выходу триггера, входы третьих элементов И каждой группы, кроме последней, соединены соответственно с выходом треть его элемента И и вторым выходом триггера последующей группы, вторые выходы триггеров подключены к -одним из входов элемента И, выходы вторых элементов И соединены с одними из входов элемента ИЛИ, выход которого подключен к входу счетчика, входы первых элементов И, входы третьего элемента И последней группы, другие входы элемента И и элемента ИЛИ являются входами блока кодирования, выходами которого являются выход третьего элемента первой группы, второй выход триггера первой группы и выходы элемента И и счетчика.