SU824316A1 - Устройство дл контрол посто нной пам ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННОЙ ПАМЯТИ

f

; Изобретение относитс  к запоми- нанэдим устройствам.

Известно устройство дл  контрол  посто нной пам ти, содержащее регистр адреса, дешифратор адреса, числовой регистр, сумматор, блок управлени  и блок задани  циклов суммировани . Это устройство осуществл ет контроль за несколько циклов суммировани , в каждом из которых с определенной константой сдвига образуютс  суммы по модулю два или арифметические суммы с кольцевым переносом .единицы в мпадший разр д сумматора и осуществл етс  сравнение образованных сумм с

контрольными ЧИСЛс1МИ (YJ .

Недостатком этого устройства  вл етс  невозможность определени  адреса ошибки.

Наиболее близким техническим решением к данному изобретению  вл етс  устройство дл - контрол  посто нного запоминающего устройства, содержащее счётчики адресов и разр дов,разр дный коммутатор, группу вентилей, триггерный регистр, блок установки регистра и блок управлени . Это устройство регшизует проверки на четность Хэмминга. Дл  реализации проверок , считываемый из накопител  код

преобразуетс  из параллельной в последовательную с помощью счетчика разр дов и разр дного коммутатора. Устройство позвол ет определить адрес и разр д одиночной ошибки и обнару живать нечетные многократные ошибки

С23Недостатком этого устройства  вл етс  невысока  точность и больша  ,

o длительность контрол  при контроле посто нных запоминающих устройств на интегральных запоминающих микросхемах словарного типа.

Цель изобретени  - повышение до5 стоверностй контрол  и повьипение быстродействи  устройства.

Поставленна  цель достигаетс  там, что в устройство дл  контрол  посто нной пам ти, содержащее счетчик ад0 ресов, счетчик разр дов, блок установки контрольных чисел, схему сравнени , элементы И, разр дный коммутатор и блок управлени , причем одни входы элементов И подключены к одно5 му из выходов счетчика адресов, другие - к выходу разр дного коммутатора , а выходы - к первому входу схем .сравнени , второй вход которой сое динен с выходом блока установки конт0 рольных чисел, первый вход разр дного коммутатора подключен к выходу счетчика разр дов, управл ющие входеа и выходы счетчиков адресов и разр дов , схемы сравнени , блока установки контрольных чисел подключены к соответствующим выходам и входам блока управлени , введены сумматоры, одни иэ входов которых подключены ко входам устройства, другой вход соединен с одним из Ьыходов блока управлени , а выходы подключены соответственно ко второму входу разр дного коммутатора и третьему входу схемы сравнени .

На чертеже изображена структурна  схема предложенного устройства.

Устройство содержит счетчик 1 адресов , один из выходов которого подключаетс  к контролируемому блоку 2 посто нной пам ти, сумматоры 3, разр дный коммутатор 4, счетчик 5 разр дов , элементы б И, схему 7 сравнени  блок 8 установки контрольных чисел и блок 9 управлени . Первый вход коммутатора 4 подключен к выходу счетчика 5. Первый и второй.входы схмы 7 сравнени  подключены соответственно к выходам элементов б И и выходу блока 8. Один из входов сумматора 3 подключены ко входам устройства , которые соедин ютс  с выходами накопител  2, другой вход соединен с одним из выходов блока 9, а выходы подключены соответственно ко второму входу коммутатора 4 и третьему входу схемы сравнени .

Устройство работает следующим образом .

В первом режиме (режиме контрол ) под действием управл ющих импульсов блока 9 управлени , счетчик 1 адресов вырабатывает последовательность адресов по которым из блока 2 посто нной пам ти в сумматоры 3 считываютс  числа и суммируютс  методом контрольного суммировани . Блок 2 пам ти выполнен на запоминающих микросхемах (ЗМ) 10 словарного типа. Микросхемы, хран щие одноименные разр ды всех слов, образуют столбец ЗМ, а хран щие все разр ды группы слов - строку ЗМ. Столбцам ЗМ соответствуют сумматоры 3. После суммировани  всех чисел бЛок 9 управлени  вырабатывает сигналы, под действием которых код полученной контрольной суммы сравниваетс  в схеме 7 сравнени  с контрольным числом, поступающим из блока 8 установки контрольных чисел. Б случае обнаружени  ошибки в одном из столбцов ЗМ осуществл етс  переход ко второму режиму (режиму диагностики), в котором определ етс  адрес строки с отказавшей ЗМ (заметим , что столбец определ етс  из первого режима), и, следовательно, определ етс  адрес ошибки вплоть до ЗМ.

Во втором режиме работа осуществл етс  следующим образом.

После образовани  контрольной сумivb первой строки ЗМ сумматоры 3 обнул ютс , и начинаетс  образование контрольной суммы второй строки, затем третьей и т.д. Счетчик 5 разр дов и разр дный коммутатор 4, под воздействием управл ющего сигнгша, осуществл ют вьзбор из образуемых контрольных сумм строк, младшего из разр дов, принадлежащих столбцу, в котором обнаружена ошибка. Элементы 6 И обеспечивают выделение подмножеств номеров двоичных единиц информации ,, образующих проверки Хэмминга дл  данного разр да, а в схеме 7 осуществл етс  суммирование по модулю два информации указанных подмножеств. Кажда  из проверок Хэмминга производитс  триггером схемы 7 и св занным с ним элементом б И, пропускающим информацию,считываемую из блока 2,на вход триггера схемы 7 при разрешающем сигнале с триггера счетчиков .1 адресов, св занного с управл ющим входом этого элемента б И. Кроме того , один из триггеров cxeNsa 7 обеспечивает образование суммы по модулю два всего информационного содержимого данного разр да контрольных сумм строк, т .е. образуютс  проверки Хэмминга с кодовым рассто нием d i. Перед началом каждого из циклов проверки блок 8 задает начальное состо ние схемы 7: в каждый из триггеров схемы 7, путем подачи сигналов на раздельные входы, записываетс  О или 1, дополн ющие по нулю сумму по модулю два с информационного содержимого множества номеров, образующих данную проверку Хэмминга. Это дает возможность определ ть адрес строки отказавшей ЗМ, путем анализа состо ни  схемы 7 в конце цикла проверки .

После выбора информации всех адресов производитс  изменение состо ни  счетчика 5 разр дов, и вс  процедура повтор етс .

Применение предлагаемого изобретени  позвол ет повысить надежность контрол ., поскольку позвол ет обнаруживать отказы запоминающих микросхем (и определ ть адрес отказавшей запоминающей микросхемы), дл  которых характерны ошибки, четной кратности , необнаруживаемые известными устройствами..Применение предлагаемого устройства позвол ет также уменьшить объем контрольной информации , уменьшить врем  на контроль н диагностику, поскольку требуетс  количество циклов проверки, равное разр дности запоминающей микросхемы, а не разр дности блока пам ти, как в известном устройстве.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  посто нной 5 пам ти, содержащее счетчик адресов.