SU1317484A1 - Запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам (ЗУ) статического типа с контролем на правильность их работы, и может быть использовано при конструировании ЗУ с коррекцией ошибок, например, кодом Хемминга. Цель изобретени  - повышение 2 3 надежности работы устройства. ЗУ с коррекцией ошибок содержит регистр 1 адреса , накопитель 2, сумматоры 3 по модулю два, блок 4 коррекции, формирователь 5 кода ошибок, элементы И 6, регистр 7 данных , распределитель 8 импульсов, блок 9 управлени . В зависимости от управл ющих сигналов, подаваемых на входы блока 9 управлени , ЗУ может работать в следующих четырех режимах: первый - отсутствие имитации ошибки и разрешение ее коррекции , второй - отсутствие имитации и коррекции ошибки, третий - разрешение имитации и коррекци  ошибки, четвертый - разрешение имитации ошибки и отсутствие ее коррекции. Первый из указанных режимов  вл етс  рабочим, а остальные - контрольными . 3 ил. i (Л 00 NU 00 4;;: cpus/

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам статического типа с контролем на правильность их работы, и может быть использовано при конструировании запоми- наюндих устройств с коррекцией ошибок, например кодом Хемминга.

Цель изобретени  - повышение надежности устройства.

На фиг. 1 показана структурна  схема запоминаюодего устройства; на фиг. 2 и 3 - структурные схемы распределител  импульсов и блока управлени  соответственно.

Запоминающее устройство с коррекцией ошибок содержит (фиг. 1) регистр 1 адреса , накопитель 2, сумматоры 3 по модулю два, блок 4 коррекции, формирователь 5 кода ошибок, элементы И 6, регистр 7 данных распределитель 8 импульсов, блок 9 управлени .

Распределитель 8 импульсов (фиг. 2) содержит счетчик 10 и дешифратор 11.

Блок 9 управлени  (фиг. 3) содержит триггер 12, элемент И-НЕ 13, генератор 14 тактовых импульсов, регистр 15 сдвига, элемент И-НЕ 16, элементы НЕ 17 и 18, элементы И 19 и 20.

Запоминающее устройство (ЗУ) может работать в четырех режимах: первый - отсутствие имитации ошибки и разрешение ее коррекции; второй - отсутствие имитации и коррекции ошибки; третий - разрешение имитации и коррекции ошибки; четвертый - разрешение имитации ощибки и отсутствие ее коррекции.

Первый из указанных режимов  вл етс  рабочим, а остальные - контрольными.

В первом режиме ЗУ работает аналогично известным, т. е. позвол ет корректировать возникающие ошибки в хранимой информации . Второй режим позвол ет проверить достоверность хранимой информации. Третий режи.м позвол ет проверить правильность коррекции принудительно введенных ошибок . Четвертый режим позвол ет проверить вы вление ошибки оборудованием, примен емым дл  проверки работоспособности ЗУ

Первый режим работы ЗУ реализуетс  при подаче уровн  логического нул  и уровн  логической единицы на второй и третий соответственно входы блока 9 управлени .

При этом ЗУ работает следующим образом .

Код адреса поступает на информационные входы регистра 1, после чего подаетс  уровнем логической единицы импульсный сигнал обращени  к ЗУ, который поступает на первый вход блока 9 управлени  и далее - на первый вход элемента И-НЕ 13. В случае наличи  на втором входе элемента И-НЕ 13 уровн  логической единицы, что свидетельствует о готовности блока 9 управлени  к работе, сигнал обращени , инвертиру сь элементом И-НЕ 13, поступает уровнем логического нул  на установочный вход триггера 12 и устанавливает его в включенное состо ние, т. е. на его пр мом выходе по вл етс  уровень логической единицы, который одновременно подаетс  на вход генератора 14, на информационный и сбрасывающий входы регистра 15 и на первый

Q выход блока 9 управлени , с выхода которого поступает на вход регистра 1. Данный уровень логической единицы одновременно разрешает работу генератора 14, снимает состо ние сброса регистра 15 и регистра 1 и, поступа  на информационный вход регист5 ра 15, позвол ет реализовать в последующие моменты времени сдвиг уровн  логической единицы на выходах регистра 15. Начавший работу генератор 14 выдает на свой выход пр моугольные импульсы, котоQ рые, поступа  на тактовый вход регистра 15, реализуют последовательный сдвиг уровн  логической единицы на его выходах, т. е. после прихода на тактовый вход регистра 15 первого тактового импульса (начало первого такта), уровень логической единицы по в5 л етс  только на первом выходе его, начало второго такта - только на первом и на втором выходах, после третьего - только на первом, на втором и на третьем и т. д. до шестого тактового импульса, после ко торого реализуетс  автоматический сброс триггера 12, а вместе с ним и регистра 15 в блоке 9 управлени .

В течение времени первого такта, т. е. времени между по влением первого и второго импульсов (периода колебаний генера5 тора 14), с первого выхода регистра 15 уровень логической единицы поступает на второй выход блока 9 управлени  и далее - на вход регистра адреса 1 и своим фронтом производит запись в него поступившего кода

0 адреса. С первого выхода регистра 15 уровень логической единицы поступает на первый вход элемента И-НЕ 16, на втором входе которого присутствует во врем  первого такта уровень логической единицы, поступающий с выхода элемента НЕ 17, на вход которого подаетс  с второго выхода регистра 15 уровень логического нул . В результате на выходе элемента И-НЕ 16 по вл етс  уровнем логического нул  импульсный сигнал, поступающий на п тый

0 выход блока 9 управлени . Данный сигнал  вл етс  импульсным, так как уровень логического нул  на выходе элемента И-НЕ 16 присутствует только во врем  первого такта ввиду по влени  во втором такте на втором выходе регистра 15 уровн  логичес5 кой единицы, который, инвертиру сь элементом НЕ 17, уровнем логического нул  подаетс  на второй вход элемента И-НЕ 16, что приводит к изменению уровн  на

5

его выходе. Во врем  первого такта импульсный сигнал с п того выхода блока 9 поступает на вход регистра 7 и производит сброс его. Записанный в регистр 1 код адреса поступает на адресные входы накопи- тел  2. Во врем  третьего такта на третьем выходе регистра 15 по вл етс  уровень логической единицы, который присутствует до момента сброса регистра 15 и который поступает на третий выход блока 9 управ- лени , откуда он поступает на вход накопител  2 и производит выборку информации согласно поступившему ранее коду адреса. Уровень логической единицы с третьего выхода регистра 15 одновременно поступает на первый вход элемента И 19 и не приводит к изменению уровн  логического нул  на его выходе, так как на второй вход элемента И 19 подаетс  уровень логического нул , поступающий с второго входа блока 9 управлени  и присутствующий одновремен- но на его седьмом выходе. Уровень логического нул  на втором входе блока 9 управлени  соответствует отсутствию режима имитации ошибки. Поэтому уровни логических нулей, поступающих с седьмого вы- хода блока 9 управлени  и с выхода элемента И 19 через восьмой выход блока управлени  9 на входы распределител  8 импульсов , запрещают его работу, что характеризуетс  наличием на всех его выходах уровней логических нулей, поступающих на вхо- ды сумматоров 3 по модулю два и позвол ющих передачу без инверсии логических уровней с других входов этих сумматоров на их выходы. Во врем  четвертого такта на четвертом выходе регистра 15 по вл етс  уровень логической единицы, который, присутству  до момента сброса регистра 15, поступает на четвертый выход блока 9 управлени , откуда он поступает на вход накопител  2 и разрешает выдачу на его выход ранее выбранной информации. Одновремен- но во врем  четвертого такта уровень логической единицы с четвертого выхода регистра 15 поступает на первый вход элемента И 20,на втором входе которого присутствует уровень логической единицы, что соответствует наличию режима разрещени  коррек- ции ощибки. Поэтому на выходе элемента И 20 по вл етс  уровень логической единицы , который, поступа  через дев тый выход блока 9 управлени  на входы элементов И 6, разрещает прохождение кода ошибок, поступающего на другие входы элементов И 6. Одновременно информаци  с выхода накопител  2 поступает на входы сумматоров 3 и ввиду наличи  на всех их других входах уровней логических нулей по вл етс  без изменений на выход2;Х сумматоров 3, с выходов которых она поступает на входы блока 4 коррекции и на входы формировател  5 кода ошибок.

Формирователь 5 кода ошибок на основании поступивших контрольных разр дов провер ет поступившую информацию на наличие в ней ошибок и по результатам проверки формирует и выдает на свои выходы код ошибки, который в случае наличи  ошибок представл ет собой комбинацию уровней логических нулей и единиц, а в случае отсутстви  ошибок - только уровн  логических нулей. Данное условие легко выполн етс  путем соответствующего формировани  контрольных разр дов кода Хем- минга при определении их. Сформированный код ощибок с выхода формировател  5 поступает на входы элементов И 6 и по вл етс  на их выходах ввиду наличи  на их других входах уровн  логической единицы поступающего с дев того выхода блока 9 управлени . С выходов элементов И 6 код ошибок поступает на входы блока 4, который на основании поступившего кода ошибок корректирует информацию, поступившую на его другие входы. Код ошибок, состо ший из уровней логических нулей, соответствует отсутствию ошибок, при этом блок 4 не производит коррекцию поступающей информации . Информаци  с выходов блока 4 поступает на информационные входы регистра 7. Во врем  п того такта на п том выходе регистра 15 по вл етс  уровень логической единицы, который, присутству  до момента сброса регистра 15, поступает на шестой выход блока 9, откуда он поступает на вход регистра 7 и производит запись в него информации, поступившей на его информационные входы. Информаци , записанна  в регистр 7, хранитс  в нем до сброса и с выходов его поступает на выход устройства . Во врем  начала щестого такта на щестом выходе регистра 15 по вл етс  уровень логической единицы, который, инвертиру сь элементом НЕ 18, уровнем логического нул  поступает на сбрасывающий вход триггера 12. Переход из включенного в сброшенное состо ние триггера 12 соответствует по влению на его пр мом выходе уровн  логического нул , который, поступа  на вход генератора 14, запрешает его работу и поступа  на сбрасывающий и сигнальный входы регистра 15 и на вход регистра информации 1, сбрасывает их. Во врем  начала шестого такта, после сброса регистра 15, т. е. по влени  на всех его выходах уровн  логических нулей, на втором, третьем , четвертом, шестом, восьмом и дев том выходах блока 9 по вл ютс  уровни логических нулей, что соответствует режиму отсутстви  сигналов на управл ющих в.хо- дах блоков, подключенных к блоку 9. Переход в сброшенное состо ние триггера 12 также соответствует по влению на его инверсном выходе уровн  логической единицы , который, поступа  на второй вход элемента И-НЕ 13, разрешает блоку 9 прин ть следующее обращение к ЗУ.

После прихода следующего обращени  ЗУ работа повтор етс  описанным образом.

Второй режи1М работы ЗУ, т. е. режим, при котором отсутствует имитаци  и коррекци  ощибки, реализуетс  при подаче уровней логических нулей на второй и третий входы блока 9. При этом режиме работа ЗУ отличаетс  от первого режима только во врем  четвертого такта работы блока 9. Уровень логического нул  с третьего входа блока 9 поступает на второй вход второго элемента И 20 и не « риводит во врем  четвертого такта к по влению на его выходеуровн  логической единицы, что и соответствует режиму запрещени  коррекции ощибок. Уровень ло1-ического нул  с выхода второго элемента И 20 поступает на входы элементов И 6 и запрещает г.ро- хождение к блслчу 4 кода ощибок, сформированного фо)Л иоонателсл1 5, а на;п- чие на входах 6, Rjivd 4 уров1:ен ;101 ических нулей соответствует режиму отсутстви  ошибок . Поэтому информаци , независимо от наличи  в ней ощибок, не корректируетс  блоком 4, т. е. рабочие разр ды информации с накопител  2 без изменений записываютс  регистром 7 и затем выдаютс  на выход устройства, чем и обеспечиваетс  проверка хранимой информации па наличие в ней ощибок.

Третий режим работы ЗУ, г. е. режим, при котором разрешена имитаци  и коррекци  ошибки, реализуетс  нодачей уровней логических единиц на второй и третий входы блока управлени  9. Г1ри этом режи.ме работа ЗУ отличаетс  от первого режима только во врем  третьего такта работы блока Э управлени .

При последующих обращени х к ЗУ распределитель им |у;|ьсо . 8 вместе с гоуп- пой 3 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ привод т к внесению ошибок в очередной разр д ипфор.мацмн. считанной с накопител  информации 2. iloc.ie внесени  ошибки в носледний разр д lUiipopMauin-, что соответствует присутств цо па выходах двоичного счетчика 10 ;июичного кода числа, равного количеству разр дов накопите;   информации 2, и при последующ,их iiocryri- лени х сигналов обращени  к ЗУ двоичный счетчик 10 фор.мирует на своих выхода,х двоичные коды, начина  с единицы. В данном режиме предлагаемое ЗУ вносит автоматически ощибки в информацию, считанную с накопител  информации 2, и коррек0

0

5

0

5

0

5

0

тирует их, чем и обеспечиваетс  проверка работоспособности схемы коррекции ошибок. Четвертый режим работы ЗУ, т. е. режим, при котором разрешена имитаци  ошибки и отсутствует ее коррел ци , реализуетс  при подаче уровн  логической единицы и уровн  логического нул  на второй и третий входы блока 9 управлени  соответственно . Четвертый режим работы ЗУ включает в себ  второй и третий режимы, т. е. информацию , считанную с накопител  2, при каждом поступлении сигнала обращени  к ЗУ внос тс  ощибки, а коррекци  их не производитс .

Claims (1)

1. Формула изобретени 

   Заноминающее устройство с коррекцией ошибок, содержащее регистр адреса, информационные входы которого  вл ютс  адреср)ыми входами устройства, накопитель, формирователь кода ошибок, блок коррек- пии, регистр данных, выходы которого  вл ютс  информационными выходами устройства , и блок управлени , первый вход которого  вл етс  входом обращени  устройства , выходы с первого по шестой блок управлени  подключены соответственно к входу сброса и входу разрешени  записи регистра адреса, к входу выборки и разрешени  считьпаани  накопител , к входу сброса и входу разрещени  записи регистра данных, выходы регистра адреса соединены с адресными входами накопител , отличающеес  тем, что, с целью повыщени  надежности устройства, в него введены су.мма- торы но моду,шо два, элементы И и распределитель импульсов, вход сброса и счетный вход которого подключены соответственно к седь.мому и вось.мому выходам блока управлени , дев тый выход которого соединен г первыми входами элементов И, вторые входы которых подключены к соответствую- 1ЦИМ выходам формировател  кодов ощибок, входы которого подк. :ючены к выходам сумматоров по модулю два, первые и вторые входы которых соединены соответственно с выходами накопител  и выходами распреде- ,тител  импульсов, входы первой и второй гругщ блока коррекции соединены соответственно с выходами одних из сумматоров по модулю два и выходами эле.ментов И, выходы блока коррекции подключены к информационным входам регистра данных, второй и третий входы блока управлени   вл ютс  соответственно первым и вторы.м входами режима работы устройства.

   фиа2

   1

   2

   17

   16

   L

   12

   74

   3 4

   5

   С R

   18

   6

   19

   7

   -в

   20

   фиг.З