RU1783583C

RU1783583C - Устройство дл обнаружени и коррекции ошибок

Info

Publication number: RU1783583C
Application number: SU904846102A
Authority: RU
Inventors: Виталий Михайлович Емельяненко
Original assignee: Научно-производственное объединение "Импульс"
Priority date: 1990-07-02
Filing date: 1990-07-02
Publication date: 1992-12-23

Abstract

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам. Цель изобретени - расширение области применени устройства за счет обеспечени контрол в режиме диагностики . Дл достижени цели в устройство обнаружени и коррекции ошибок, содержащее первый и второй регистры, формирователь контрольных разр дов и синдрома ошибки, блок обнаружени одиночной и многократной ошибок, дешифратор адреса ошибки, блок коррекции, блок управлени и шинные формирователи информационных и контрольных разр дов, ввод тс элемент НЕ, триггер, первый и второй элементы И, первый и второй элементы ИЛИ, двоичный счет- чик и шинные формирователи флагов ошибок. Ввод данных элементов позвол ет при считывании внешней информации и занесении ее во входные регистры осуществить контроль цепей коррекции ошибок изменением алгоритма занесени информации в регистр контрольных разр дов. 1 ил. (Л С

Description

Изобретение относитс к вычислительной технике и может быть использовано в блоках контрол запоминающих устройств.

Известно устройство обнаружени и коррекции ошибок, содержащее регистр входных данных, регистр контрольных данных , регистр реж-има диагностики, регистр входных данных, буфер входных контрольных данных, генератор признаков ошибки, формирователь данных, устройство управлени , дешифратор признаков ошибки.

Недостатком данного устройства вл етс большое количество выходов (48), в том числе восемь выходов управл ющих команд , определ емых внешним устройством управлени , что приводит к усложнению устройства .

Из известных устройств наиболее близким техническим решением к данному изобретению вл етс устройство обнаружени и исправлени ошибок содержащее, входные регистры и шинные формирователи , формирователи контрольных разр дов и синдрома ошибок, блок обнаружени одиночной и многократной ошибки, дешифратор адреса ошибки, корректирующий блок и блок управлени .

Недостатком этого устройства вл етс отсутствие возможности контрол устройств в режиме диагностики, что приводит к усложнению запоминающих устройств в которых применено данное устройство и снижает надежность данных запоминающих устройств.

Целью изобретени вл етс расширение области применени устройства за счет введени возможности контрол устройства в режиме диагностики.

ч|

00

со ел

00

СА)

Поставленна цель достигаетс тем, что в устройство обнаружени и коррекции ошибок, содержащее первый и второй регистры , формирователь контрольных разр дов и синдрома ошибки, дешифратор адреса ошибки, блок коррекции, блок обнаружени одиночной и многократной ошибок, блок сравнени и шинные формирователи информационных и контрольных разр дов, причем информационные входы первого регистра вл ютс информационными входами - выходами устройства, контрольными входами - выходами которого вл ютс информационные входы второго регистра, выходы которого соединены с входами первой группы формировател контрольных разр дов и синдрома ошибки, входы второй группы которого и входы первой группы блока коррекции объединены и соединены с выходами первого регистра, управл ющий вход которого соединен с первым выходом блока управлени , второй выход которого подключен к входу формировател контрольных разр дов и синдрома ошибки, соответствующие входы дешифратора адреса ошибки, информационные входы шинных формирователей контрольных разр дов и входы блока обнаружени одиночной и многократной ошибок объединены и подключены к выходам формировател контрольных разр дов и синдрома ошибки, выходы дешифратора адреса ошибки соединены с соответствующими входами второй группы блока коррекции, выходы которого соединены с соответствующими информационными входами шинных формирователей информационных разр дов, управл ющий вход которых соединен с третьим выходом блока управлени , четвертый выход которого соединен с управл ющим входом шинных формирователей контрольных разр дов, выходы которых вл ютс контрольными входами- выходами устройств, информационными входами - выходами которых вл ютс выходы шинных формирователей информационных разр дов, первый и второй входы задани режима блока управлени вл ютс соответственно первым и вторым управл ющими входами устройства и введены элементами и, ИЛИ, НЕ, триггер с установочными входами, двоичный счетчик и шинные формирйватели флагов ошибки , причем управл ющие входы шинных формирователей соединены с выходом элемента НЕ вход которого соединен с первым выходом устройства управлени , информационные входы первого и второго шинного формировател соединены соответственно с первым и вторым выходом блока обнаружени одиночной и многократной ошибок,

а выходы шинных формирователей флагов ошибки соединены с выходами устройства флагов ошибки EF и МЕР и с первыми входами соответственно первого и второго элемента ИЛИ, вторые входы которых соединены с выходом элемента НЕ, выход первого элемента ИЛИ соединен с установочным входом триггера, вход сброса которого соединен с выходом второго элемента

0 ИЛИ и с входом сброса счетчика, счетный вход которого соединен с выходом первого элемента И первый вход которого соединен с выходом триггера, а второй вход соединен с первым выходом устройства управлени и

5 с первым входом второго элемента И, второй вход которого соединен с инверсным выходом счетчика, а выход второго элемента И соединен со стробирующим входом регистра контрольных разр дов.

0 Рассмотрение показало, что предложенное техническое решение в сравнении с прототипом обладает новыми отличительными признаками, что доказывает соответствие за вл емого решени критерию

5 новизна.

Введение новых элементов И, ИЛИ, НЕ, триггера с установочными входами, двоичного счетчика, шинных формирователей в указанной св зи с другими элементами схе0 мы позвол ет получить новое свойство осуществлени возможности контрол устройства в режиме диагностики, что доказывает соответствие технического решени критерию существенное отличие.

5 На чертеже представлена функциональна схема предлагаемого устройства.

Устройство содержит: входной информационный регистр 1, регистр контрольных разр дов 2, формирователь контрольных

0 разр дов и синдрома ошибок 3, дешифратор адреса ошибок 4, блок коррекции 5, шинные формирователи информационных разр дов 6,блок обнаружени одиночных и многократных ошибок 7, шинные формиро5 ватели контрольных разр дов 8, устройство управлени 9, первый и второй элементы И 10 и 11, шинные формирователи флагов ошибки 12, элементы ИЛИ 13 и 14, триггер с установочными входами 15, элемент НЕ

0 16, двоичный счетчик 17, информационные входы/выходы DBO...DB15. входы/выходы контрольной информации СВО...СВ5. входы/выходы флагов ошибки EF и МЕР, управл ющие входы SO и S1.

5 Входной информационный регистр 1 и регистр контрольных разр дов 2 предназначены дл приема информации поступающей по входам/выходам DBO...DB15 и СВО...СВ5 с внешних запоминающих устройств .

Формирователь контрольных разр дов и синдрома ошибок 3 осуществл ет в цикле записи формирование контрольных разр дов , поступающих через шинные формирователи на входы/выходы СВО...СВ5 из информационных, в соответствии с кодом Хэмминга. Каждый контрольный разр д представл ет собой результат суммировани по модулю два восьми информационных разр дов. В цикле считывание формируетс синдром ошибки в результате сравнени входной информации свернутой по коду Хэмминга и контрольных разр дов.

Дешифратор адреса ошибки 4 осуществл ет дешифрации синдрома ошибки, фор- мирует сигнал указывающий ошибочный разр ди выдает сигнал блоку коррекции на его исправление.

Блок коррекции 5 осуществл ет коррекцию (инвертирование) ошибочных разр дов информации занесенной на входной информационный регистр 1 и выдачу откорректированной информации на входные шинные формирователи.

Входные шинные формирователи 6 осу- ществл ют коммутацию информации с выхода блока корректора на входы/выходы DBO...DC15 в соответствии с табл. 1 по сигналу с выхода устройства управлени .

Блок обнаружени одиночной и много- кратной ошибок 7 формирует сигналы однократной ошибки EF и многократной ошибки МЕР по результатам анализа синдрома ошибки. Входные шинные формирователи 8 осуществл ют коммутацию информации с выхода формировател контрольных разр дов и синдрома ошибок на входы/выходы контрольной информации СВО...СВ5. Устройство управлени 9 осуществл ет управление работой устройства обнаружени и коррекции ошибок (УОКО) по входным сигналам 0 и 1 в соответствии с табл. 2.

Элементы И 10 и 11,,двоичный счетчик 17 предназначены дл блокировки через обращение записи информации в регистр кон- трольных разр дов 2. Элементы ИЛИ 13 и 14, триггер 15.позвол ют переключить УОКО в диагностический режим. Элемент НЕ 16 и шинные формирователи 12-осуще- ствл ют коммутацию сигналов по вхо- дам/выходам ЕР и МЕР.

Устройство работает следующим образом .

По начальной установке процессор устанавливает S1 в нулевое состо ние и фор- мирует нулевой сигнал на входе ЕР, который через элемент 2 ИЛИ 14 производит сброс триггера 15 и сче тчика 17. Инверсный выход счетчика 17 разрешает через элемент И 10 прохождение сигнала с выхода устройства

управлени 9 на стробирующий вход регистра контрольных разр дов 2 одновременно с сигналов поступающих на стробирующий вход информационного регистра 1. После окончани информационной установки процессор снимает нулевой сигнал на входе ЕР и дальнейша работа устройства осуществл етс аналогично работе прототипа. Устройство работает в двух основных режимах, соответствующих циклам записи и считывани с ЗУ. В цикле записи происходит процесс кодировани , т.е. формирование контрольных разр дов из информационных в соответствии с кодом Хэмминга. Каждый контрольный разр д представл ет сббой результат суммировани по модулю 2 восьми информационных разр дов.

Сформированные контрольные разр ды выдаютс на двунаправленную шину и поступают вместе с информационными разр дами в ЗУ. На этом цикл записи заканчиваетс .

В течение цикла считывани информационные и контрольные разр ды с ЗУ занос тс на регистры 1 и 2 (S1 О, SO - 1) и формирователь контрольных разр дов и синдрома ошибок сформирует из содержимого информационного регистра 1 контрольные разр ды и сравнит их с контрольными разр дами занесенными в регистр контрольных разр дов 2. Если достигнуто равенство всех шести разр дов, то это означает, что нет ошибок и при SO и S1 равным единице, на входах ЕР и МЕР не по вл ютс сигналы ошибок.

При несовпадении одного или более разр дов в контрольных битах формирователь контрольных разр дов и синдрома ошибок 3 формирует сигнал ошибки который поступает на дешифратор адреса ошибок 4 и блок обнаружени одиночных и многократных ошибок 7. По синдрому ошибок дешифратор адреса ошибок 4 определ ет ошибочный разр д информации и выдает сигнал блоку коррекции 5 на исправление (инвертирование) информации поступающей с выхода регистра 1. С выхода блока коррекции 5 информаци поступает на вход шинных формирователей 6, который по управл ющему сигналу (при SO О, S I 1) с выхода устройства управлени выдает од- корректированную информацию на входы/выходы DBO...DB15. Кроме того блок обнаружени одиночных ошибок и многократных ошибок 7 формирует сигналы однократной и многократной ошибки, которые поступают на шинные формирователи 12 и по управл ющему сигналу (при S1 1) с выхода устройства управлени 9 выдаетс на входы/выходы ЕР и МЕР.

Отличием от прототипа вл етс возможность установки диагностического режима , который позвол ет провести контроль УОКО. Установка в данный режим осуществл етс подачей одновременно с управл ющим сигналом низкого логического уровн по входу/выходу МЕР, который через элемент ИЛИ 13 устанавливает в единичное состо ние триггер 15, задающий диагностический режим УОКО и разрешаю- щий поступление выходного сигнала с устройства управлени через элемент И 11 на счетный вход счетчика 17, который измен ет состо ние по окончанию сигнала, с выхода устройства управлени 9 стробирующего запись информации в регистры 1 и 2. Нулевой сигнал с инверсного выхода счетчика 17 поступает на второй вход элемента И 10 и блокирует прохождение сигнала с выхода устройства управлени 9 нашстробирующий вход регистра контрольных разр дов 2. Таким образом после установки в диагностический режим УОКО, при 2п-1 (п 1,2,3...) считывании информации с внешнего ЗУ, в регистр контрольных разр дов 2 записыва- етс информаци одновременно с занесением информации во входной информационный регистр 1, при 2п считывании информации с внешнего ЗУ записываетс только во входной информационный регистр 1, информа- ци в регистре контрольных разр дов 2 не измен етс и на вход формировател контрольных разр дов и синдрома ошибок 3 поступает информационное слово с регистра

1записанное при 2п обращении и контроль- ное слово с регистра 2 записанное при(2п-1) обращении. Контроль УОКО будет осуществл тьс считыванием с внешнего ЗУ информации , отличающейс при 2п-1 и 2п (при равных п) обращени соответственно в пер- вом цикле на 1 разр д, во втором цикле - на

2разр да. При каждом 2п считывании в первом цикле в регистр контрольных разр дов 2 будет занесено контрольное слово предыдущего 2п-1 считывани информации отличной от информации занесенной при 2п считывании во входной информационный регистр 1 на один разр д, поэтому формирователь контрольных разр дов и синдрома ошибок формирует синдромом ошибки, ко- торый поступает на дешифратор адреса ошибки 4 и блок обнаружени ошибок 7, формирующий сигнал однократна ошибка EF. Дешифратор адреса ошибки 4 опознает разр д информационного слова в 2л обращение, который отличаетс от 2п-1 обращени и выдает сигнал корректирующему блоку на его исправление,. При правильной работе УОКО в первом цикле информации на входах/выходах DBO...DB15 (SO 0.51 1)

при 2 считывании будет равна информации при 2-1 считывании и на входе/выходе EF будет выдаватьс сигнал однократна ошибка. При втором цикле проверки в каждом 2 считывании на входе МЕР будет выдаватьс сигнал многократна ошибка.

После окончани .проверки процессор устанавливает S1 в нулевое состо ние и формирует нулевой сигнал на входе/выход ЕР и переводит УОКО в исходное состо ние.

Описанное устройство позвол ет проводить контроль устройства обнаружени и коррекции ошибок, использу аппаратные средства расположенные непосредственно в устройствах, что расшир ет область применени устройства.

Устройство дл обнаружени и коррекции ошибок выполн етс в виде интегральной микросхемы выполненной по технологии 533 серии и размещенной в корпусе аналогичному корпусу микросхемы 533 ВЖ1.

Claims

Формула изобретени

Устройство дл обнаружени и коррекции ошибок, содержащее первый и второй регистры, формирователь контрольных разр дов и синдрома ошибки, дешифратор адреса ошибки, блок коррекции, блок обнаружени одиночной и многократной ошибок, блок управлени и шинные формирователи информационных и контрольных разр дов, причем информационные входы первого регистра вл ютс информационными входами-выходами устройства, контрольными входами-выходами которого вл ютс информационные входы второго регистра, выходы которого соединены с входами первой группы формировател контрольных разр дов и синдрома ошибки, входы второй группы которого и входы первой группы блока коррекции объединены и соединены с выходами первого регистра., управл ющий вход которого соединен с первым выходом блока управлени , второй выход которого подключен к входу формировател контрольных разр дов и синдрома ошибки, соответствующие входы дешифратора адреса ошибки, информационные входы шинных формирователей контрольных разр дов и входы блока обнаружени одиночной и многократной ошибок объединены и подключены к выходам формировател контрольных разр дов и синдрома ошибки, выходы дешифратора адреса ошибки соединены с соответствующими входами второй группы блока коррекции, выходы которого соединены с соответствующими информационными входами шинных формирователей информационных разр дов, управл ющий вход которых соединен с

третьим выходом блока управлени , четвертый выход которого соединен с управл ющим входом шинных формирователей контрольных разр дов, выходы которых вл ютс контрольными входами-выходами устройства, информационные входы-выходы которого соединены с выходами шинных формирователей информационных разр дов , первый и второй входы задани режима блока управлени вл ютс соответственно первым и вторым управл ющими входами устройства, отличающеес тем, что, с целью расширени области применени устройства за счет обеспечени контрол в режиме диагностики, в него введены первый и второй элементы И, первый и второй элементы ИЛИ, элемент НЕ, триггер, двоичный счетчик и шинные формирователи флагов ошибки, причем вход элемента НЕ, второй вход первого элемента И и первый вход второго элемента И объединены и подключены к первому выходу блока управлени , управл ющие входы шинных

0

5

0

5

формирователей флагов ошибки, вторые входы первого и второго элементов ИЛИ объединены и подключены к выходу элемента НЕ, первый и второй выходы блока обнаружени одиночной и многократной ошибок соединены соответственно с первым и вторым входами шинных формирователей флагов ошибки, первый и второй выходы которых соединены соответственно с первыми входами второго и первого элементов ИЛИ и вл ютс входами-выходами флагов ошибки устройства, выходы первого элемента ИЛИ соединены с установочным входом триггера, входы сброса триггера и двоичного счетчика объединены и подключены к выходу второго элемента ИЛИ, выход триггера соединен с первым входом первого элемента И, выход которого соединен со счетным входом двоичного счетчика, инверсный выход которого соединен с вторым входом второго элемента И, выход которого подключен к управл ющему входу второго регистра.

Таблица 1

-Таблица 2