SU1547035A1 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при создании систем пам ти с повышенной надежностью и ограниченным энергопотреблением. целью изобретени   вл етс  уменьшение потребл емой мощности. Устройство содержит накопитель, шифратор, первый и второй блоки коррекции ошибок, первый и второй блоки вычислени  признака ошибки, первый и второй дешифраторы, блок контрол , блок ассоциативной пам ти, регистр, первую и вторую группы элементов ИЛИ, коммутатор, группу элементов И и элемент И. В устройстве при обнаружении кодом Хэмминга первичной корректируемой ошибки производитс  занесение синдрома ошибки в блок ассоциативной пам ти и перезапись исправленной информации в накопитель. Цель изобретени  достигаетс  тем, что сигнал перезаписи подаетс  только на вход неисправного разр да накопител . 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании систем пам ти с повышенной надежностью и ограниченным энергопотреблением.

Гель изобретени  - уменьшение потребл емой мощности.

На Фиг.1 изображена схема запоминающего устройства; на Лиг.2 - схема включени  элементов ИЛИ первой группы; на Фиг.З - пример реализации блока контрол .

Запоминающее устройство содержит коммутатор 1, информационные входы 2 устройства, вход 3 записи устройства, входы 4 коммутатора 1, выходы 5 коммутатора 1, накопитель 6, шифратор 7, выходы 8 накопител  6, регистр 9, выходами 10 соединенный с входами первого блока 11 коррекции ошибок и с входами первого блока 12 вычислени  признака ошибки, второй блок 13 коррекции ошибок с входами 14, информационные выходы 15 устройства, первый дешифратор 16 с выходами 17 и входами 18,второй дешифратор 19 с выходами 20 и входами 21, элементы ИЛИ 22, входы 23 блока 24 контрол , второй блок

25вычислени  признака ошибки, блок

26ассоциативной пам ти (РАН), первый 27, второй 28 и третий 29 выходы блока 24 контрол , первый выход 30 признака записи БАЛ 26,адресные входы 31 устройства, первый 32 и второй 33 управл ющие входы устройства, группу элементов И 34, первые входы которых.

СП

HU

4

§Ј

соединены с выходом элемента И 35, выходы 36 группы элементов И 34 соединены с входами первой группы элементов ИЛИ 37, выходы которой соединены с выходами 38 накопител  6,

Перва  группа элементов ИЛИ 37 состоит из элементов 1ПИ 39. 3 резки-- ме записи на выходе всех элементов ИЛИ 39 будут единичные сигналы, а в режиме считывани  (повторной записи) лишь на соответствующих неисправных разр дах слова,

Клок 24 контрол  содержит первый элемент ИЛИ 40 блок 41 свертки по модулю два, элементы И 42 - 46 с выходами 47 - 50„ второй 51 и третий 52 элементы ИЛИ.

Сигнал логической единицы на выходе элемента ИЛИ 40 будет при наличии в считанном спове хот  бы одной ошибки , такой же сигнал на выходе элемен - та И 46 - при нечетном числе ошибок, на выходе 27 - при по влении первой ошибки в слове,, на выходе 28 - неисправимой ошибки, 29 - при повторных ошибках.

Запоминающее устройство работает следующим образом,

В режиме записи (на входе 3 записи устройства -- единичный уровень) входна  информаци  (R разр дов) с ин сЬормаиионных входов 2 устройства поступает в коммутатор 1, на основании чего шифратор 7 вырабатывает г проверочных символов в соответствии с примен емым кодом Хэмминга. Сформированное таким образом кодовое слово записываетс  в накопитель 6 по адресу, установленному на входах 31 устройства . В течение всего цикла на других управл ющих входах устройства поддерживаетс  нулевой уровень сигнала, В режиме считывани  кодовое слово с выходов 8 накопител  6 по сигналу на входе 33 (единичный сигнал на входе 33 должен вырабатыватьс  через врем , пока на выходах 8 накопител  6 не установитс  считываемое слово) поступает в регистр 9, работающий по переднему Фронту управл ющего сигнала на входе 33, а затем - в первый блок

11коррекции ошибки и в первый блок

12вычислени  признака ошибки. При отсутствии ошибок (отказов или сбоев элементов пам ти - ЭП) признак ошибки равен нулю, в результате чего на выходе 30 БАЛ 26 будет единичный сигнал , а на выходах дешифраторов 16 и

5

0

5

0

5

0

5

0

5

19 - нулевые сигнапы. Считанные из i накопител  6 информационные символы проход т на выходы 15 устройства без изменений. На выходе 28 устройства вырабатываетс  сигнал об отсутствии ошибок и, как следствие этого, на входе 32 - сигнал обнулени  регистра 9, на входе 33 - нулевой уровень сигнала .

При по влении первой ошибки ее признак, сформированный блоком 12, имеет нечетный вес, так как используетс  код с кодовым рассто нием d 4 (на выходе блока 41 - Фиг.З - единичный сигнал, а на выходах БАП 26 - нулевые символы). Признак ошибки с входов 23 блока 24 проходит через блок 25 на входы 18 дешифратора 16 без изменений. В дешифраторе 16 устанавливаетс  точное местоположение ошибочного бита - на одном из выходов J7 дешифратора 16 будет единичный сигнал. В блоке 11 происходит исправление ошибки путем инверсии ошибочного бита. Информационные разр ды кодового слова проходит на выходы 15 устройства. Параллельно с этим, на выходах 27 и 29 блока контрол  24 вырабатываютс  единичные сигналы, которые разрешают перезапись исправленного бита в соответствующий ЭП накопител  6 (выход 29), который совместно с другими битами слова поступает на входы 4 коммутатора 1. На выходах коммутатора 1 и шифратора 7 будет находитьс  кодовое слово без ошибок. Вместе с тем, на одном из выходов 36 соответствующего элемента К 34 будет единичный сигнал, который, проход  через соответствующий элемент ИЛИ 37, разрешает перс .апись в нужный ЭП накопител  6 правильного двоичного символа . Если обнаруженна  ошибка возникла из-за сбо  ЭП, то повторна  запить правильного бита изменит состо ние этого элемента. Через врем  гарантированной перезаписи скорректированного бита на вход 33 поступает нулевой уровень сигнала, а после того (как на всех выходах 38 установитс  нулевой уровень) сигналом на входе 32 регистр 9 обнул етс , В следующем цикле считывани  информации из этой же  чейки накопител  6 ошибок в слове не будет, если ранее произошел сбой. Выдача информации на выходы 15 устройства осуществл етс  как и в случае, когда ошибок вообще не было ранее.

ке

сигнал на выходе 30 БАП 26, то изменени  состо ни  опрашиваемых ЭП накопител  6 и соответствующей  чейки БАЛ 26 не происходит. Синдром двойной ошибки в блоке 25 суммируетс  с синдромом одиночной ошибки, который поступает на второй вход блока 25 с входа 21 БАП 26. В блоке 11 исправл етс  ошибка, котора  возникла позже , а в блоке 13 - возникша  ранее. Таким образом, на выходы 15 устройства поступит слово без ошибок.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство, содержащее накопитель, шифратор, первый и второй блоки коррекции ошибок, первый и второй блоки вычислени  признаков ошибки, первый и второй дешиАраторы, блок контрол , блок ассоциативной пам ти, регистр, первую группу элементов ИЛИ и коммутатор, информационные входы первой группы которого  вл ютс  информационными входами устройства , а выходы подключены к входам информационных разр дов дешифратора и к входам шифратора, выходы которого соединены с входами контрольных разр дов накопител , выходы которого т подключены к информационным входам регистра, выходы которого соединены с входами первого блока вычислени  признаков ошибки и с входами первой группы первого блока коррекции ошибок , входы второй группы которого

   10

   Однако единичный сигнал на выходе 27 блока 24 контрол  разрешит обнулить соответствующую  чейку НАП 26. Если

   ранее возник отказ ЭП, то состо ние соответствующих ЭП накопител  6 и разр дов ЛАП 26 не изменитс , так как на выходах 27 и 29 блока 24 контрол  установлены нулевые символы.

   Если при последующих обращени х к ЭП накопител  6 в пикле считывани  обнаружитс  ненулевой синдром (приз- нак ошибки) четного веса, то это означает , что в считанном слове обнаружены две ошибки. Если обе ошибки воз- никли в промежутке времени между , двум  последними циклами, то единичный сигнал на выходе 28 блока 24 контрол  запрещает (через процессор) выдачу информации. Если же одна из этих ошибок возникла в предыдущих циклах /при обращении к данной  чей- ;, о чем свидетельствует нулевой

   20

   30

   25

   с

   35

   40

   50

   55

   подключены к выходам первого дешифратора ,   выходы соединены с инФор0

   0

   0

   мациопными входами второй группы коммутатора и с входами первой группы второго блока коррекции ошибок, входы второй группы которого подключены к выходам второго дешифратора, а выходы  вл ютс  информационными выходами устройства, входы первого дешифратора соединены с выходами второго блока вычислени  признаков ошибки, входы первой группы которого подключены к выходам первого блока вычислени  признака ошибки, информационным входам блока ассоциативной пам ти и к входам группы блока контрол , вход которого соединен с выходом признака записи блока ассоциативной пам ти, вход записи которого подключен к первому выходу блока контрол  и  вл етс  выходом признака первичной ошибки устройства, информационные выходы блока ассоциативной пам ти соединены

   5 с выходами второй группы второго блока вычислени  признака ошибки и с входами второго дешифратора, адресные входы блока ассоциативной пам ти  вл ютс  адресными входами устройства и подключены к адресным входам накопител , входы записи которого соединены с выходами элементов ИЛИ первой группы, первые входы которых подключены к управл ющему входу коммутатора и  вл ютс  входом записи устройства , вход сброса и синхровход регистра  вл ютс  соответственно первым и вторым управл ющими входами устройства , второй и третий выходы блока контрол   вл ютс  соответственно вы-- ходами признаков некорректируемой и повторной ошибки устройства, отличающеес  тем, что, с целью уменьшени  потребл емой мощности,

   с в устройство введены элемент И, группа элементов И и втора  группа элементов ИЛИ, причем пр мой и инверсный входы элемента И соединены соответственно с третьим выходом блока контрол  и с входом записи устройства, выход элемента И подключен к первым входам элементов И группы, вторые входы которых соединены с третьим управл ющим входом устройства, третьи входы элементов И группы подключены к выходам соответствующих элементов ИЛИ второй группы, первые и вторые входы которых соединены с соответствующими выходами первого и второго

   5

   0

   0

   дешифраторов, выходы элементов Иответствуюших элементов 1ШИ первой

   группы подключены к вторым входам со- группы.

   38

   И

   Фиг2

   Фаг.Ъ