SU1161990A1 - Запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй блоки формирователей контрольных разр дов по нечетному модулю, первый и второй блоки формирователей четности, регистр числа, первый и второй блоки сравнени , мультиплексор, первьш и второй преобразователи кодов и накопитель , входы первой группы которого сЬединены с входами первой группы первого блока формирователей контрольных разр дов по нечетному модулю и  вл ютс  числовыми входами устройства, выходы первого блока формирователей контрольных разр дов по нечетному модулю и выходы первого блока формирователей четности соединены соответственно с входами второй и третьей групп накопител , выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разр дов по нечетному модулю и информационными входами первой группы регистра числа , выходы которого  вл ютс  числовыми выходами устройства, входы первой группы мультиплексора соединены с вькодами первого блока сравнени , а входы второй группы с выходами второго преобразовател  кодов, входы первой группы которого соединены с выходами второго блока сравнени , входы первой группы которого соединены с выходами второго блока формирователей контрольных разр дов по нечетному модулю, а входы второй группы - с выходами второй группы накопител , выходы третьей грзттпы которого соединены с входами первой группы первого блока сравнени , входы второй группы которого соединены с выходами второго блока формирователей четности , отли.ающеес  тем, что, с целью повышени  точности (Л контрол  и надежности устройства, с: в него введены первый и второй элементы ИЛИ, первый и второй дешифраторы , коммутатор, входы первой группы которого соединены с входами .первого преобразовател  кодов и выходами первого блока сравнени ,выходы коммутатора соединены с входами второй группы второго преобразос S вател  кодов, а входы второй группы .коммутатора соединены с выходами первого депшфратора и выходами перQD вого элемента ИЛИ, выходы которого соединены с синхровходом регистра числа, информационные входы второй группы которого соединены с выхода О . ми мультиплексора, г.ходы второго элемента ИЛИ соединены с выходами второго блока сравнени , а выход соединен с управл ющими выходами первого и второго дешифраторов, входы которых соединены с выходо - первого преобразовател  кодов, выходы пторо

Description

го дешифратора  вл ютс  одними из управл к р1х выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами ь вькодами первых групп накопител .

2. Устройство по П.1, отличающеес  тем, что выходы

1161990

первого и второго блоков формирователей четности соединены с входами второй группы соответственно первого и второго блоков формирователей контрольных разр дов по нечетному модулю, а одни из выходов второго преобразовател  кодов  вл етс  другим управл ющим выходом устройства.

Изобретение относитс  к вычислительной технике а именно к устройствам с коррекцией ошибок, содержащим многоразр дные блоки пам ти, средства дл  исправлени  многократных ошибок и может быть использовано дл  повьшени  надежности хранени  информации при небольшом количестве избыточных разр дов.

Известно устройство с коррекцией ошибок, которое содержит накопитель и средства контрол  на основе коДа Хэмминга lj .

В данном устройстве возможно исправление однократных ошибок и обна ружение некоторых ошибок другой краности . Недостаток этого устройства невозможность обнаружени  всех ошибок отказавшего блока пам ти и исправление наиболее веро тных из них

Наиболее близким техническим решением к изобретению  вл етс  запоминающее устройство с автономным контролем, содержащее накопитель, состо щий из блоков пам ти и соединенный с первым формирователем контрольных разр дов, посто нным накопителем и формирователем четности и вторыми формирователем контрольных разр дов и посто нным накопителем, сумматор-вычитатель, подключенный к одним из входов третьего, посто нного накопител , соединенного с блоком сравнени  и регистрирующей схемой 2 .

Недостаток этого устройства невозможность исправлени  ошибок при отказе блока пам ти, что не позвол ет повысить надежность устройства .

Целью изобретени   вл етс  повышение точности контрол  путем исправлени  наиболее веро тных ошибок при одновременном повышении надежности работы устройства. .

Поставленна  цель .достигаетс  тем, что в запоминающее устройство с коррекцией ошибок, coдepжaи ee первый и второй блоки формирователей контрольных разр дов по нечетному модулю, первый и второй блоки формировани  четности, регистр числа, первый и второй блоки сравнени , мультиплексор, первый и второй пре- образователи кодов и накопитель,вхоы первой группы которого соединены с входами первой группы первого блока формирователей.контрольных разр дов по нечетному модулю и  вл ютс  числовыми входами устройства, выходы первого блока формирователей контрольных разр дов по нечетному модулю и выходы первого блока формирователей четности соединены соответственно с входами второй и третьей групп накопител , выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разр дов по нечетному модулю и информационными входами первой группы регистра числа, выходы которого  вл ютс  числовыми выходами устройства, входы первой группы мультиплексора соединены с выходами первого блока сравнени , а входы второй группы - с выходами второго преобразовател  кодов, входы первой группы которого соединены с выходами второго блока сравнени , входы первой группы которого соединены с выходами второго блока формирователей контрольных разр дов по нечетному модулю, а входы второй группы соединены - с выходами второй группы накопител , выходы третьей групп которого соединены с входами первой группы первого блока сравнени ,входы второй группы которого соединены с выходами второго блока формирова телей четности, введены первьш и второй элементы РШИ, первый и втор дешифраторы, коммутатор, входы перв группы которого соединены с входами первого преобразовател  кодов и вы ходами первого блока ср внени , вых ды коммутатора соединены с входами второй группы второго преобразова .тел  кодов, а входы второй группы коммутатора соединены с выходами первого дешифратора и выходами первого элемента ИЛИ, выходы которого соединёнь с синхровходом регистра числа, информационные входы второй группы которого соединены с выходами мультиплексора, входы второго элемента ИЛИ соединены с выходами второго блока сравнени , а выход со динен с управл ющими выходами первого и второго дешифраторов,входы которых соединены с выходом первого преобразовател  кодов, выходы второ го дешифратора  вл ютс  одними из управл ющих выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами и выходами . первых групп накопител , I. Кроме того, выходы первого и второго блоков формирователей чет . ности соединены с входами второй группы соответственно первого и вто рого блоков формирователей контрольных разр дов по «ечетному модулю , а один из выходов второго пре образовател  кодов  вл етс  другим управл ющим выходом устройства. На фиг.1 изображена принципиальна  схема устройства; на фиг.2 блок формирователей контрольных разр дов по нечетному модулю (дл  шести 8-разр дньк блоков пам ти)Jна фиг.З - св зи первого блока формирователей контрольных разр дов по нечетному модулю и первого блока формирователей четности; на фиг.4 блок формирователей четности; на фиг.З - первый преобразователь кодов , элемент ИЛИ, первый и второй дешифраторы; на фиг.6 - таблицы состо ний дешифраторов; на фиг.7 структурна  схема коммутатора; на фиг.8 - таблица истинности второго преобразовател . Устройство содержит (см.фиг.1) накопитель 1, состо щий из многоразр дных блоков 2 пам ти, входы первой группы накопител  1 соединены с входами первого блока 3 формирователей контрольных разр дов по нечетному модулю и входами первого блока 4 формирователей четности и  вл ютс  числовыми входами 5 устройства , выходы первого блока 3 формирователей контрольных разр дов по нечетному модулю и выходы первого блока 4 формирователей четности соединены соответственно с входами 6 и 7 второй и третьей групп накопител  1, выходы первой группы 8 которого соединены с второго блока 9 формирователей контрольных разр дов по нечетному модулю, второго блока 10 формирователей четности и входами первой группы регистра 11 ч(исла, выходы которого  вл ютс  числовыми выходами 12 устройства, а входы второй группы соединены с выходами, мультиплексора 13, входы первой группы которого соединены с выходами первого блока 14 сравнени , входами первого преобразовател  15 кодов, входами первой группы коммутатора 16, входы второй группы мультиплексора 13 соединены с выходами второго преобразовател  17, входы первого элемента ИЛИ 18 соединены с выходами первого дешифратора 19 и входами второй группы коммутатора 16, выходы которого соединены с входами второй группы второго преобразовател  17 кодов, входы первой группы которого соединены с входами второго элемента ИЛИ 20 и выходами второго блока 21 сравнени , входы первой группы которого соединены с выходами второго блока 9 формирователей контрольных разр дов по нечетному модулю, а входы второй группы соединены с выходами второй группы 22 накопител  1,. выходы 23 третьей группы которого соединены с входа ми первой группы первого блока 14 сравнени , входы вто1)ой грзппы которой соединены с выходами второго блока 10 формирователей четности, выход первого элемента ИЛИ 18 соединен с синхровходом регистра 11 числа, выход второго

элемента ШШ 20 соединен с управл к цим входом первого 19 и второго 24 дешифраторовt входы которых соединены с выходом первого преобразовател  15 кодов, выходы второго дешифратора 24  вл ютс  одними из управл ющих выходов 25 устройства .

В другом варианте этого устройства выход блока4 может быть соединен с второй группой входов блока 3, выход блока 10 может быть соединен с второй группой входов блока 9, а выход -преобразовател  17 имеет дотюлнительный выход, который  вл етс  другим управл ющим выходом устройства (на фиг.1 не показано).

Устройство работает следующим образом.

В очередном цикле записи на входы 5 первой группы накопител  1 поступают коды чисел, подлежащие записи, например, 48 разр дов. Тогда разр ды с 1-го по 8-й записываютс  в первый блок 2 пам ти, разр Ды 9-16 - во второй и так далее . Одновременно в блоках 4 и 3 происходит выработка двух групп контрольных разр дов. В блоке 3 получаетс  вычет числа по модулю 7 это 3 контрольных разр да, а в блоке 4 получаетс  8 контрольных разр дов - признаков четнцсти дл  одноименных разр дов с различных блоков 2. Принцип получени  контрольных разр дов по сн етс  на фиг.2 и 4. Полученные две группы контрольных разр дов записываютс  в избыточные разр ды накопител  1 по входам 6 и 7.

Б режиме считывани  информационные разр ды поступают при разрешающем потенциале с блока 18 (О) дл  записи в регистр 11 числа, а также в блоки 9 и 10, где аналогично блокам 3 и 4 происходит выработка двух групп контрольных разр дов, которые затем поступают на одни из входов соответствующих блоков 14 и 21. Одновременно на другие входы этих же блоков поступают значени  избыточных разр дов, считанных из накопител  1. Если в результате сравнени  на выходах блоков 14 и 21 будут нули, то это означает, что ошибки в устройстве нет и другие блоки не сработают.

Если в устройстве произошел отказ , то на выходах блоков 14 и 21 одновременно или порознь возникают коды несравнени .В блоке 14 коды нёсравнени  определ ют разр ды, в которых произошла ошибка, а в блоке 21 образуетс  двоичный код изменени  вычета числа по модулю 7. Код несравнени  с выходов блока 14 поступает в преобразователь 15,таблица истинности которого приведена в таблице. Из преобразовател  15 считываетс  по соответствующему адресу код, который определ ет состо ние устройства: имеетс  исправл ема  ошибка (количество разр дов между отказавшим первым разр дом и отказавпшм последним разр дом не превосходит, например, 6 позиций), имеетс  неисправл ема  ошибка (количество разр дов между первь  и последним отказавшими разр дами более 6). Считанный код поступает в дешифраторы 19 и 24, на которые одновременно поступает сигнал об ошибке с выхода элемента ИЛИ 20. Конкретна  реализаци  св зей между этими блоками представлена на фиг.5.В зависимости от состо ни  устройства на управл ющем выходе устройства будут те или иные коды. Так, если 1 на выходе 25, то это означает, что есть неисправл ема  ошибка; если 1 на выходе 25 ,то это означает , что ошибка в контрольных разр дах , соответствующих признакам четности, если 1 на выходе 25) то это означает, что произоила ошибка в контрольных разр дах, хран щих вычет числа.

Дешифратор 19 управл ет работой коммутатора 16, что позвол ет подавать на вход преобразовател  16 шесть разр дов вместо восьми.что уменьшает объем пам ти преобразовател  17. Преобразователь 17 работает согласно таблице истинности (фиг.8). Как видно из этой таблицы, имеетс  однозначное соответствие между количеством ошибок в пам ти и номером отказавшего блока 2 пам ти, что позвол ет реализовать коррекцию ошибок разр дностью от 1 до 6 бит. Ошибки кратностью 7 и 8 бит только обнаруживаютс . В мультиплексоре 13 осуществл етс  подключение именно отказавших разр дов, поступающих с блока 14 в те разр ды кода

числа, которые соответствуют отказавшему блоку 2 пам ти (номер этого блока в унитарном коде - 6 шин поступает из блока 17).. Поскольку с блока 18 в данном случае поступает 1, то разрешаетс  запись (исправление) разр дов в регистр 11 по входам второй группы. При необходимости выход блока 18 можно также сделать управл кнцим выходом устройства .

В случае модификации предложенного устройства элементы, реализую; щие вторую строку таблицы истинности дешифратора 24, можно исключить. Один из выходов блока 17, а

161990В

именно 7-й, будет выполн ть его функции, т.е. может быть-достигнуто аппаратное упрощение за счет усложнени  св зей.

5 Технико-экономическое преимущество устройства заключаетс  в том, что обеспечена возможность исправлени  наиболее веро тных ошибок при отказе одного блока пам ти. Количество контрольных разр дов увеличено на 22,2%i. Количество информационных разр дов может быть увеличено с 49 до 56, или на 13,5%. В . то же врем  процент исправл емых

15 ошибок доходит до 90. Следовательно . повьш1ена точность контрол .

Таблица состо ний ffeiuugjpamopa 19

иг.6

-Шfffn 6л. 13

от Ул. 20

Таблица состо ний deuiutppamolxi 29

х- о или 1

КБЛ.П

Риг.7

См

§

От 6л- W

ч

Риг. 8

Claims (2)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй блоки формирователей контрольных разрядов по нечет- ному модулю, первый и второй блоки формирователей четности, регистр числа, первый и второй блоки сравнения, мультиплексор, первый и второй преобразователи кодов и накопитель, входы первой группы которого сЬединены с входами первой группы первого блока формирователей контрольных разрядов по нечетному модулю и являются числовыми входами устройства, выходы первого блока формирователей контрольных разрядов по нечетному модулю и вы¹ ходы первого блока формирователей четности соединены соответственно с входами второй и третьей групп накопителя, выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разрядов по нечетному модулю и информационными входами первой группы регистра числа, выходы которого являются числовыми выходами устройства, входы первой группы мультиплексора соединены с выходами первого блока сравнения, а входы второй группы с выходами второго преобразователя кодов, входы первой группы которого соединены с выходами второго блока сравнения, входы первой группы кото рого соединены с выходами второго блока формирователей контрольных разрядов по нечетному модулю, а входы второй группы - с выходами второй группы накопителя, выходы третьей группы которого соединены с входами первой группы первого блока сравнения, входы второй группы которого соединены с выходами второго блока формирователей четности, отли.ающееся тем, что, с целью повышения точности контроля и надежности устройства, в него введены первый и второй элементы ИЛИ, первый и второй дешифраторы, коммутатор, входы первой группы которого соединены с входами .первого преобразователя кодов и выходами первого блока сравнения,выходы коммутатора соединены с входами второй группы второго преобразователя кодов, а входы второй группы ·. коммутатора соединены с выходами первого дешифратора и выходами первого элемента ИЛИ, выходы которого соединены с синхровходом регистра числа, информационные входы второй группы которого соединены с выходаО ми мультиплексора, -.ходы второго элемента ИЛИ соединены с выходами второго блока сравнения, а выход сое динен с управляющими выходами первого и второго дешифраторов, входы которых соединены с выходом первого преобразователя кодов, выходы второ

I го дешифратора являются одними из управляющих выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами и выходами первых групп накопителя.

2. Устройство по п.1, о т л ичающееся тем, что выходы первого и второго блоков формирователей четности соединены с входами второй группы соответственно первого и второго блоков формирователей контрольных разрядов по нечетному модулю, а одни из выходов второго преобразователя кодов является другим управляющим выходом устройства.