SU842976A1 - Устройство дл исправлени ошибокВ блОКЕ пАМ Ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В БЛОКЕ ПАМЯТИ

I

Изобретение относитс  к запоминающим устройствам и предназначейо дл  исправлени  однократных, двухкратных и трехкратнух ошибок, возникающих при отказах раз р дов накопител .

Извстно устройство, которое содержит регистр пр мого кода, блок сумматоров по модулю два, дешифратор номера отказавшего разр да, контрольный регистр и накопитель 1.

Недостатком этого устройства  вл етс  низка  надежность.

Наиболее близким к предлагаемому  вл етс  устройство, содержащее информационный регистр, выходы которого подключены ко входам многовходовых сумматоров по модулю два, а выходы последнего подсоединены к контрольному регистру, дешифратор и блок управлени  2.

Недостатком этого устройства  вл етс  невысока  точность контрол  и снижение надежности вследствие значительного увеличени  избыточной емкости пам ти и аппаратурных затрат.

Цель изобретени  - повышение точности контрол  и надежности устрой,ства.

Поставленна  цель достигаетс  тем, что в устройство дл  исправлени  ошибок в блоке пам ти, содержащее сумматоры по модулю два, регистр пр мого кода, дешифратор , блок управлени  и выходной регистр, причем одни из входов сумматоров по модулю два подключены к первому выходу регистра пр мого кода, а первый и второй выходы - соответственно к одному из входов блока управлени  и ко входам дешифратора , выходы которого соединены с первым входом выходного регистра, выход которого  вл етс  первым информационным выходом устройства,а второй вход подключен к соответствуюшему выходу блока управлени , другие входы и выходы которого  вл ютс  управл ющими входами и выходами устройства , первый рход регистра пр мого кода  вл етс  первым информационным входом устройства, второй вход подключен к соответствующему выходу блока управлени , а третий вход и второй выход регистра пр мого кода,  вл ютс  вторыми информационными входом и выходом устройства, введены регистр обратного кода, схема сравнени , два элемента И, формирователь .сигнаЛОВ кратности отказа и элемент ИЛИ, причем первый вход схемы сравнени  подключен к первому выходу регистра пр мого кода и первому входу первого элемента И, а второй вход схемы сравнени  - к другим входам сумматоров по модулю два, первому входу второго элемента И и инверсному выходу регистра обратного кода, входы которого соединены со вторым информационным входом устройства, выход схемы сравнени  подключен к первому входу формировател  сигналов кратности отказа, второй вход которого соединен с третьим выходом сумматоров по модулю два, а первый и второй выходы подключены соответственно ко вторым входам первого и второго элементов И, а третий выход  вл етс  контрольным выходом устройства, выходы элементов И соединены соответственно со входами элемента ИЛИ, выход которого подключен к третьему входу выходного регистра. На чертеже изображена функциональна  схема предложенного устройства. Устройство содержит регистр 1 пр мого кода, регистр 2 обратного кода, сумматоры 3 по модулюхдва, блок 4 управлени , схему 5 сравнени , формирователь 6 сигналов кратности отказа, дещифратор 7, первый 8 и второй 9 элементы И, элемент ИЛИ 10, выходной регистр 11, котрольный выход 12, первые информационнее вход 13 и выдод 14, вторые информационные вход 15 и выход 16,управл ющие вход 17 и выход 18. Один из входов сумматоров 3 по модулю два подключены к первому выходу регистра 1 пр мого кода, а первый и второй выходы - соответственно к одному из входов блока 4 управлени  и ко входам дешифратора 7. Выходы дешифратора 7 соединены с первым входом выходного регистра 11, выход которого  вл етс  первым информационным выходом 14 устройства, а второй вход подключен к соответствующему выходу блока 4 управлени , другие входы и выходы которого  вл ютс  управл ющими входами 17 и выходами 18 устройства. Первый вход регистра 1 пр мого кода  вл етс  первым информационным входом 13 устройства , второй вход подключен к соответствующему выходу блока 4 управлени , а третий вход и второй выход регистра 1 пр мого кода  вл ютс  вторыми инфррмационными входом 15 и выходом 16 устройства . Первый вход схемы 5 сравнени  подключен к первому выходу регистра 1 пр мого кода и первому входу первого элемента И 8. Второй вход схемы 5 сравнени  подключен к другим входам сумматоров 3 по модулю два, первому входу второго элемента И 9 и инверсному выходу регистра 2 обратного кода, входы которого соединены со вторым информационным входом 15 устройства . Выход схемы 5 сравнени  подключен к первому входу формировател  6 сигналов кратности отказа, второй вход которого соединен с третьим выходом сумматоров 3 по модулю два, первый и второй выходы подключены соответственно ко вторым входам первого 8 и второго 9 элементов И, а третий выход  вл етс  контрольным выходом 12 устройства. Выходы первого 8 и второго 9 элементов И соединены соответственно со входами элемента ИЛИ 10 выход которого подключен к третьему входу выходного регистра 11. Вторые информационные вход 15 и выход 16 устройства подключаютс  к информационным выходу и входу контролируемого блока.19 пам ти, адресные входы которого подключены к выходам регистра 20 адреса, имеющему входы 21. Устройство работает следую.щим образом. При записи на первый информационный вход 13 регистра 1 пр мого кода поступает закодированное кодом Хэмминга слово, которое записываетс  в блок 19 пам ти по адресу, хран щемус  в его регистре 20 адреса . В цикле чтени  считанное информационное слово поступает в регистр 1 пр мого кода, а с его выхода - на сумматоры 3 по модулю два, которые формируют контрольнуе разр ды в соответствии с алгоритмом образовани  кода Хэмминга., В случае отсутстви  ошибок во всех контрольных разр дах информационное слово с первого выхода регистра 1 пр мого кодачерез элемент И 8, элемент ИЛИ 10 и выходной регистр 11 поступает на первый информационный выход 14 устройства. Если же искажающие информацию отказы имеют место, то по сигналам блока 4 управлени  осуществл етс  коррекци  считанной информации. Дл  этого с регистра 1 пр мого кода снимаетс  инверсное значение информационного слова, которое заноситс  в ту же  чейку провер емого блока 19 пам ти. Затем выполн етс  цикл чтени  с занесением считанной информации в регистр 2 обратного кода. Содержимое регистра 1 пр мого кода и 2 обратного кода сравниваетс  с помощью схемы 5 сравнени , на выходе которой сигнал «1 по витс  в тех разр дах, в которых не совпадают пр мой и обратный коды . Эти разр ды запоминающей  чейки блока 19 пам ти отказали и представл ют собой генераторы констант («генератор О или «генератор 1). Информаци  о схемы 5 сравнени  поступает в формирователь 6 сигналов кратности отказа, который определ ет краткость отказа. Если кратности отказа больше трех, то формирователь 6 сигналов кратности отказа выдает на контрольный выход 12 сигнал о неисправимой ошибке. Если кратность отказа меньше или равна трем, то с инверсного выхода регистра 2 обратного кода информаци  поступает на

сумматоры 3 по модулю два. В случае отсутстви  ошибок по всем контрольным разр дам , сформированным сумматорами 3 по модулю два,(а это возможно, если три отказа вызывают три ошибки в пр мом коде и после указанных выше действий в обратном коде нет ошибок), информационное слово с инверсного выхода регистра 2 обратного кода через второй элемент И9, элементы ИЛИ 10, и 13 (при наличии разрешаюшего сигнала с формировател  сигналов кратности отказа 6) и выходной регистр 11 поступает на первый информационный выход 14. Если в информации, считанной из провер емого блока 19 пам ти, присутствует двухкратна  ошибка, то в информационном слове, хран шемс  при этом в регистре 2 обратного кода, присутствует нечетна  (одиночна ) ошибка, котора  обнаруживаетс  сумматорами 3 по модулю два, и формирователь 6 сигналов кратности отказа вырабатывает разрешающий сигнал на выдачу информационного -слова с инверсного выхода регистра 2 обратного кода через второй элемент И 9 и элемент ИЛИ 10 на выходной регистр 11. Одновременно с этим код ошибочного разр да поступает на дешифратор 7, который дешифрирует номер отказавшего разр да и выдает сигнал на инвертирование отказавшего разр да в выходном регистре И. После этого исправленное информационное слово поступает на первый информационный выход 14.

Если обнаружена четна  (т. е. двойна ) ошибка в информационном слове, хран шемс  в регистре 2 обратного кода, то в регистре 1 пр мого кода содержитс  информаци  с одним ошибочным разр дом. Формирователь сигналов кратности отказа вырабатывает разрешающий сигнал на выдачу информационного слова с регистра 1 пр мгго кода через первый элемент И 8 и элемент ИЛИ 10 на выходной регистр 11. Одновременно с этим на дешифратор 7 поступает код ошибочного разр да дл  слова, хран шегос  в регистре 1 пр мого кода. Дешифратор 7 выдает сигнал на инвертирование отказавшего разр да в выходном регистре И, после чего информационное слово поступает на первый информационный выход 14 устройства.

Технико-экономическое преимущество предложенного устройства заключаетс  в том, что в нем без увеличени  аппаратурных . затрат -обеспечиваетс  обнаружение и исправление всех трехкратных ошибок, возникающих в результате отказа некоторых разр дов  чеек накопител , за. счет чего повышаетс  точность контрол  и надежность устройства.,

Claims (2)

1.Авторское свидетельство СССР №402870, кл. G 06 F 11/08, 1974.

2.Хетагуров Я. А., Руднев Ю. П. Повышение надежности цифровых устройств методами избыточного кодировани . М., 1974, с. 51-54 (прототип).