SU920845A1 - Запоминающее устройство с исправлением ошибок - Google Patents

Запоминающее устройство с исправлением ошибок Download PDF

Info

Publication number
SU920845A1
SU920845A1 SU792830665A SU2830665A SU920845A1 SU 920845 A1 SU920845 A1 SU 920845A1 SU 792830665 A SU792830665 A SU 792830665A SU 2830665 A SU2830665 A SU 2830665A SU 920845 A1 SU920845 A1 SU 920845A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
input
block
output
unit
Prior art date
Application number
SU792830665A
Other languages
English (en)
Inventor
Герман Иосифович Айнштейн
Вениамин Иванович Левшин
Original Assignee
Предприятие П/Я М-5769
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5769 filed Critical Предприятие П/Я М-5769
Priority to SU792830665A priority Critical patent/SU920845A1/ru
Application granted granted Critical
Publication of SU920845A1 publication Critical patent/SU920845A1/ru

Links

Landscapes

  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ
ОШИБОК
Изобретение относитс  к запоминающим устройствам.
Известно запоминающее устройство, содержащее накопитель, регистры адреса и числа и схему сравнени  1.
Недостатком этого устройства  вл етс  5 то, что оно только обнаруживает ощибку, не исправл   ее.
Наиболее близким к данному техническим рещением  вл етс  устройство, содержащее накопительный блок, регистр очи- ,Q танного слова, кодирующий и декодирующий блок и блок коррекции 2.
Недостатком этого устройства  вл етс  отсутствие возможности полной проверки накопительного, кодирующего и декодирую- . щего блоков при помощи каких-либо тестов, 15 задаваемых, найример, из процессора. Таким образом, отсутствует возможность пол-, ного контрол  запоминающего устройства и ; невозможна локализаци  неисправности, что снижает надежность устройства.jo
Цель изобретени  - повыщение надежности устройства.
Поставленна  цель достигаетс  тем, что в запоминающее устройство с исправлением , ошибок, содержащее накопитель, регистр числа , выход которого подключен к первым входам блока коррекции и блока кодировани декодиравани , .выход которого соединен с вто.рым входом блока коррекции, выход которого  вл етс  выходом устройства, введены сумматоры по модулю два, генератор импульсов, регистр сдвига и блок местного управлени , причем входы сумматоров по модулю два подключены соответственно к выходам накопител  и регистра сдвига, а выходы - ко входам регистра числа, выход блока местного управлени  соединен свторым входом кодировани -декодировани , первым входом регистра сдвига и входом генератора импульсов, выход которого подключен ко второму входу регистра сдвига, вход блока местного управлени   вл етс  управл ющим входом устройства.
На чертеже изображена структурна  схема запоминающего устройства с исправлением ошибок.

Claims (2)

  1. Устройство содержит накопитель 1. группу сумматоров по модулю два 2, регистр 3 сдвига с числом разр дов на единицу больще числа разр дов считанного слова, регистр 4, числа, блок 5 коррекции, блок 6 кодировани -декодировани , генератор 7 импульсов. служащий дл  генерации начальной единицы , блок 8 местного управлени , состо щий , например, из последовательно соединенных двухразр дного регистра и дешифратора режима диагностики (на чертеже не показаны). Выход регистра 4 подключен к первым входам блока 5 и блока 6, выход которого соединен со вторым входом блока 5. Входы сумматоров 2 подключены соответственно к выходам накопител  1 и регистра 3, а выходы - к входам регистра 4. Выход блока 8 соединен со вторым входом блока 6, первым входом регистра 3 и входом генератора 7, выход которого подключен ко второму входу регистра 3. Вход блока 8  вл етс  управл ющим входом устройства, на который подаютс  сигналы процессора (на чертеже не показан ). Работу устройства проиллюстрируем при функционировании в трех ocнoв.lx режимах. Основной рабочий режим. Слово, считанное из накопител  1, через сумматоры 2 поступает на регистр 4. Поскольку в этом режиме регистр 3 посто нно находитс  в нулевом состо нии, то слово поступает на регистр 4 без изменени . Если при считывании произошла ошибка, то блок 6 формирует корректирующий код и блок 5 исправл ет ошибку .или, если произошла двойна  ошибка, то блок 6 запрещает коррекцию и выдает сигнал сбо . Первый режим диагностики. Из процес.сора выдаетс  код режима Д1, при котором блок 8 формирует сигнал, запрещающий коррекцию ошибок. При этом считанна  информаци  поступает в процессор без исправлени  и сравниваетс  с эталоном. Таким образом может быть обнаружена неисправна   чейка пам ти. Второй режим диагностики. Из процессора выдаетс  код режима Д2, при котором блок 8 снимает запрет коррекции ошибок и включает генератор 7. При считывании информации :накопител  1 начальна  единица заноситс  в нулевой разр д регистра 3, что приводит к инверсии нулевого разр да считанного слова. Таким образом имитируетс  одиночна  ошибка в нулевом разр де, котора  должна быть исправлена , что контролируетс  процессором путем сравнени  с эталоном. При каждом последующем считывании информации еди.ница в регистре 3 передвигаетс  в следующий разр д, т.е. происходит имитаци  одиночной ошибки поочередно в каждом разр де считанного слова. При переходе единицы в последний разр д регистра 3 происходит инверси  сразу в двух разр дах считанного слова, т.е. имитируетс  двойна  ошибка, котора  не исправл етс , но должна быть обнаружена. Таким образом, при правильной работе блока 6 при к-циклах считывани  (где к - число разр дов, считанного слова) происходит сравнение с эталоном, а в (к 1)-ом цикле считывани  происходит запланированный сбой, который учитываетс  процессором. Использование средств, обеспечивающих работу запоминающего устройства в описанных выще режимах диагностики, позвол ет контролировать все  чейки накопител  и блок кодировани -декодировани . В результате обеспечиваетс  полнота запоминающего устройства с исправлением ошибок, что приводит к повышению надежности устройства и сокращению времени поиска неисправности . Формула изобретени  Запоминающее устройство с исправлением ошибок, содержащее накопитель, регистр числа, выход которого подключен к первым входам блока коррекции и блока кодировани -декодировани , выход которого соединен с вторым входом блока коррекции, выход которого  вл етс  выходом устройства , отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит сумматоры по модулю два, генератор импульсов, регистр сдвига и блок местного управлени , причем входы сумматоров по модулю два подключены соответственно к выходам накопител  и регистра сдвига, а выходы - к входам регистра числа, выход блока местного управлени  соединен с вторым входом блока кодировани -декодировани , первым, входом регистра сдвига И входом генератора импульсов, выход которого подключен к второму входу регистра сдвига, вход блока местного управлени   вл етс  управл ющим входом устройства. Источники информации, прин тые во вниманиепри экспертизе 1.Хетагуров Я. А., Руднев Ю. П. Повышение надежности цифровых устройств методами избь;тОчного кодировани . М., «Энерги , 1976, с. 224.
  2. 2.Авторское свидетельство СССР № 607281,кл. G 11 С 29/00, 1976 (прототип).
SU792830665A 1979-10-17 1979-10-17 Запоминающее устройство с исправлением ошибок SU920845A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792830665A SU920845A1 (ru) 1979-10-17 1979-10-17 Запоминающее устройство с исправлением ошибок

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792830665A SU920845A1 (ru) 1979-10-17 1979-10-17 Запоминающее устройство с исправлением ошибок

Publications (1)

Publication Number Publication Date
SU920845A1 true SU920845A1 (ru) 1982-04-15

Family

ID=20855368

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792830665A SU920845A1 (ru) 1979-10-17 1979-10-17 Запоминающее устройство с исправлением ошибок

Country Status (1)

Country Link
SU (1) SU920845A1 (ru)

Similar Documents

Publication Publication Date Title
EP0155038A1 (en) Fast decoder for reed-solomon codes which can also be used as an encoder, and recording/playback apparatus comprising such an encoder/decoder
JPS6327734B2 (ru)
US5966389A (en) Flexible ECC/parity bit architecture
JPS58137052A (ja) 実時間エラ−補正装置
JPS5864844A (ja) 同期検出方式
SU920845A1 (ru) Запоминающее устройство с исправлением ошибок
SU842976A1 (ru) Устройство дл исправлени ошибокВ блОКЕ пАМ Ти
SU1161990A1 (ru) Запоминающее устройство с коррекцией ошибок
SU1083237A2 (ru) Запоминающее устройство с исправлением ошибок
SU955212A2 (ru) Запоминающее устройство с самоконтролем
SU1363312A1 (ru) Запоминающее устройство с самоконтролем
SU970480A1 (ru) Запоминающее устройство с самоконтролем
SU736177A1 (ru) Запоминающее устройство с самоконтролем
SU1571683A1 (ru) Посто нное запоминающее устройство с самоконтролем
SU972589A1 (ru) Логическое запоминающее устройство
SU1149313A1 (ru) Запоминающее устройство с обнаружением наиболее веро тных ошибок
SU974413A1 (ru) Логическое запоминающее устройство
SU942160A2 (ru) Запоминающее устройство с коррекцией ошибок
SU702410A1 (ru) Посто нное запоминающее устройство
SU940160A1 (ru) Устройство дл контрол и коррекции информации
SU1048520A1 (ru) Запоминающее устройство с автономным контролем
SU951407A1 (ru) Устройство дл контрол блоков коррекции ошибок в пам ти
SU1718386A1 (ru) Декодирующее устройство линейного циклического кода
SU1302327A1 (ru) Запоминающее устройство с исправлением модульных ошибок
SU1104588A1 (ru) Запоминающее устройство с самоконтролем