SU974413A1 - Логическое запоминающее устройство - Google Patents

Description

(54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к запоминающим устройствам.

Известно логическое запоминающее устройство, содержащее дешифратор адреса , блок пам ти, соединенный информационными входами с выходами управл ю .щих логических схем, регистр адреса, регистр слова, управл ющие щины 1 ,

Недостатком этого устройства  вл етс  невозможность выполнени  операций кодировани -декодировани  информации.

Наиболее близким к предлагаемому изоЬретению  вл етс  логическое запоминающее устройство, содержащее регистр адреса, соединенный с дешифратором адреса , выходы которого подключены к блоку пам ти, вторые входы блока пам ти подключены к выходам управл ющих j логических схем, кажда  управл юща  логическа  схема подключена к выходу соответствующего первого элемента ИЛИ, выходы каждого элемента ИЛИ подключены к соответствующим трем выходам логической схемы преобразовани  содержимого регистра слова, включающей элемент Ипр мой записи, элементы И левого сдвига на один разр д, элементы И правого сдвига на один разр д, регистр слова, входы которого соединены с выходами соответствующих разр дов блока пам ти, выходьг регистра слова подключены к входам лоп-гческой схемы анализа содержимого регистра слова, включающей элементы И анализа содержимого ре10 гистра на О, элемент И анализа соде1 жимого старшего разр да регистра слова на О, выходы логической схемы анализа регистра слова подключены к второму элементу ИЛИ, выход которого подклюts чен к входу триггера, управл ющие швны, Это логическое запоминающее устройство может выполн ть операции кодировани , декодировани  информации в циклическом 20 коде с исправлением одной ошибки, погические операции 2 ,

Claims (1)

1. Недостатком известного устройства  вл етс  низкое быстродействие при выполнении операции декодировани  ни- формации в циклическом коде с исправлением 6 -ошибок. Цель изобретени  - повышение бььстродействи  при выполнении операции декодировани  информации в циклическом коде с исправлением ошибок. Поставленна  цель достигаетс  тем, что в логическое запоминающее устройство , содержащее последовательно соединенные регистр адреса, дешифратор адреса и накопитель, группу логических блоков, группу элементов ИЛИ, преобразователь кодов, первый регистр, логичес кий блок, элемент ИЛИ и триггер, причем выходы накопител  подключены к входам первого регистра, выходы которого соединены с входами преобразовател  кодов и логического блока, выходы которого подключены к одним из входов элемента ИЛИ, выход . которого соединен с входом триггера, одни из входов элемента ИЛИ группы подключены к выхода преобразовател  кодов, а выходы соеди . нены с входами логических блоков груп пы , выходы которых соединены с одними из входов накопител , управл ющие входы лог ических блоков, накопител  и преобразовател  кодов  вл ютс  одними из управл ющих входов устройства, введены группы элементов И, второй регистр и программируема  логическа  матрица, входы которой подключены к выходам первого регистра, одни из выходов соединены с первыми входами элементов И первой группы, другие выходы програм мнруемой логической матрицы подключены к первым входам элементов И второй группы, выходы которых соединены с другими входами элемента ИЛИ, выходы элементов И первой группы подключены к другим входам элементов ИЛИ группы управл ющие входы элементов И и второго регистра  вл ютс  другими управл  юхилми входами устройства. На фиг. 1 изображена структурна  сх ма логического запоминающего устройства; на фиг. 2 - структурна  схема прог раммируемой логической матрицы. Логическое запоминающее устройство (фиг. 1) содержит накопитель 1, дещифратор 2 адреса, регистр 3 адреса, группу логических блоков 4, группу элементо 5, преобразователь 6 кодов, первую груп пу элементов И 7, триггеры 8, образую щие первый регистр 9, программируемую лопетескую матрицу 10, вторую группу элементов И 11 логический блок 12, элемент И 13, триггер 14, второй регистр 15. Выхрд 1-го разр да регистpa 15 С 1 l-r(), где n , 1 -целые числа подключен к входу 1 -го элемента И 7, выход j -го разр да регистра 15 j()( , где зг- целое число 3 подключен к входу элемента И 11. Программируема  логическа  матрица (фиг. 2) содержит элементы НЕ 16, элементы И 17, и элементы ИЛИ 18. Сущность формировани  кодового многочлена циклического кода заключает с  в умножении информационной последовательности P(...+ R, на и деление результата умножени  на образующий полином (х). Полученный остаток соответствует проверочному многочлену. Декодирование - процесс определени  кодового слова линейного кода по полученному набору - осуществл етс  в два этапа: вычисление синдрома полученного слова; определение по синдрому образующего смежного класса, который вычитаетс  из полученного слова. Первый этап.сводитс  к получению Достатка (синдрома) от делени  кодового многочлена, умноженного на X на образующий многочлен и выполн етс  аналогично операции кодировани  информации . Наиболее труден второй этап исправ лени  ощибок. Множество рщибок, вес которых не превыщает. покрываетс  множеством (x)j , состо щих из конечного числа полиномов Q.(x), , Сз(г(х),..., )- . Согласно разработанному алгоритму декодировани  требуетс  вычислить веса разностей по модулю qfcx) и по виду этой разности произвести исправление ощибок той или иной конфигурации. Вес - это число ненулевых коэффициентов. Пример. Операци  чтение полинома ощибки. в исходном состо нии на регистре 9 находитс  операнд X, который поступает на вход матрицы 10. На выходе матрицы 10 снимаетс  выходной операнд У, который записьшаетс  в регистр 15. Выполнение операции анализ i -го разр да регистр af. в исходном состо5шии операнд (п-1сч-у) находитс  в регистре 15. При подаче управл ющего сигнала на управп юший вход (Л -ого элемента И 11 информационный сигнал с j -го разр да регистра 15 проходит через данный элемент И 11 и элемент ИЛИ 13 на вход триггера 14 и устанавливает его значение, соответствующее значению информационного сигнала j -го разр да , регистра 15. Вьшолнение операции запись содержимого регистра накопитель. В исходном состо нии в регистре 15 содержитс  операнд У. При поступлении сигнала на управл ющие входы элементов И 7 он поступает на эти элементы и информационные сигналы операнда У проход т через элементы И 7 и ИЛИ 5 на входы блоков 4 и при подаче соответствующей комбинации сигналов на управл ющие входы этих блоков операнд У по адресу X, установленному на регистре адреса, записываетс  в накопитель 1. Технико-экономическое преимущество предлагаемого устройства заключаетс  в повышении быстродействи  устройства ino сравнению с прототипом. Формула изобретени  Логическое запоминающее устройство содержащее последовательно соединенны регистр адреса, дешифратор адреса и накопитель, группу логических блоков, группу элементов ИЛИ, преобразователь кодов, первый регистр, логический блок, элемент ИЛИ и триггер, причем выходы 9 3« накопител  подключены к входам первого регистра, выходы которого соединены с входами преобразовател  кодов в логвческого блока, выходы которого подшпочены к одним из входов элемента ИЛИ, выход которого соединен с входом триггера , одни из входов элементов ИЛИ группы подключены к выходам преобразовател  кодов, а выходы соединены с входами логических блоков группы, выходы которых соединены с одними вз входов накопител , управл ющие входы логических блоков, накопител  н преобразовател  кодов  вл ютс  одними из управл ющих входов устройства, отличающеес  тем, что, с целью повыщени  быстродействи  устройства, в него введены группы элементов И, второй регистр и программируема  логичеока  матрица, входы которой подключены к выходам первого регистра, одни из выходов соединены с первыми входами элементов И первой группы, другие выходы программируемой логической матрицы подключены к первым входам алеме тов И- второй группы, выходы которых соединены с другими входами элемента ИЛИ, выходы элементов И первой ipyntnu подключены к другим входам элементов ИЛИ группы, управл ющие входы элементов И и второго регистра  вл ютс  дру гими управл ющими входами устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 477464. кл. Gi Ц С 15/ОО, 1974, 2,Авторское свидетельство СССР № 524224, кл. G 11 С 15/00, 1в75 (прототип).

   I I

   I I I

   I

   I

   I « I

   :

   W2.2