SU1718386A1 - Декодирующее устройство линейного циклического кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах передачи дискретной информации, оперирующих кодами с двухкратной избыточностью (квадратично-вы- четными), позвол ет повысить точность декодировани  за счет исправлени  пачек ошибок и расширить функциональные возможности за счет обеспечени  параллельного вывода декодированного кодового слова целиком или по част м. Это достигаетс  благодар  введению дополнительного регистра сдвига, буферного регистра, двух дешифраторов, триггера, блока .управлени  и логических элементов. 1 з.п. ф-лы. 3 ил.

Description

Ё

Изобретение относитс  к вычислительной технике и технике св зи и может примен тьс  дл  исправлени  ошибок в системах передачи дискретной информации с кодами , обладающими двухкратной избыточностью , например квадратичновычетными.

Известны декодирующие устройства циклического кода, содержащие буферный регистр, коммутаторы, элементы И. ИЛИ. сумматоры по модулю два и кодовый фильтр, выходы которого подключены к входам трех пороговых блоков.

Недостатком этих устройств  вл етс  низка  производительность (на бит кодового слова затрачиваетс  два-три такта).

Известны также декодеры, содержащие регистр данных, регистр синдрома,.элёмент ИЛИ-НЕ и вентили (коммутаторы). .

Недостатками декодеров  вл ютс  низка  производительность (три такта на бит кодового слова) и повышенна  сложность схемы коррекции ошибок (дл  одновременного изменени  большого числа бит в соответствии с максимальной длиной исправл емой пачки ошибок).

Наиболее близким к предлагаемому  вл етс  устройство дл  декодировани  линейного циклического кода, содержащее два регистра, два кодовых фильтра, два пороговых блока, дешифратор, четыре коммутатора , два блока сумматоров по модулю два, IK-триггер, элемент И. два элемента ИЛИ и блок регистрации веса ошибок, где каждый пороговый блок содержит сумматор и дешифратор.

Недостатком известного устройства  вл етс  невозможность исправлени  группи00 GJ 00

о

рующихс  в пачку ошибок при их числе, превышающем половину кодового рассто ни . Необходимость очистки вывод щего информацию регистра в конце цикла обработки не позвол ет осуществить последовательный вывод декодированной информации без снижени  производительности или усложнени  устройства.

Целью изобретени   вл етс  повышение точности декодировани  за счет исправлени  пачек ошибок и расширение функциональных возможностей путем обеспечени  параллельного вывода декодированного кодового слова целиком или по част м.

8 декодирующее устройство линейного циклического кода, содержащее два кодовых фильтра, регистры, два пороговых блока , дешифратор, элемент И, элементы ИЛИ, триггер, коммутаторы, сумматоры по модулю два и блок регистрации веса ошибок, где первый установочный вход первого регистра сдвига объединен с информационным входом первого кодового фильтра и  вл етс  информационным входом устройства, тактовый вход первого регистра сдвига объединен с тактовыми входами второго регистра и второго кодового фильтра и  вл етс  первым тактовым входом устройства, выходы первого кодового фильтра подключены к первым информационным входам первого коммутатора, выходы которого соединены с информационными входами второго кодового фильтра, выходы которого подключены к вторым информационным входам первого коммутатора, первым входам первого дешифратора и входам первого и второго пороговых блоков, первые и вторые выходы которых соединены соответственно с одноименными управл ющими и имформэцион- ными входами второго коммутатора, выходы которого подключены к первым входам блока регистрации веса ошибок, выход первого дешифратора соединен с вторым входом блока регистрации веса ошибок и первым входом второго элемента ИЛИ, первые выходы второго регистра сдвига подключены к входам первого сумматора по модулю два, выход которого соединен с первым информационным входом третьего, коммутатора, выход которого подключен к информационному входу второго регистра сдвига, выход первого триггера соединен с первым входом первого элемента И введены блок управлени ,третий регистр сдвига, буферный регистр, третий сумматор по модулю два, второй и третий дешифраторы, второй - четвертый элементы И, элемент ИЛИ-НЕ, источник логической единицы и второй триггер, информационный вход которого подключен к информационному входу устройства, тактовый вход второго триггера объединен с тактовыми входами третьего регистра сдвига и первого триггера

и первым тактовым входом- блока управлени  и подключен к первому тактовому входу устройства, выход второго триггера соединен с вторым информационным входом третьего коммутатора и вторым установоч0 ным входом первого регистра сдвига, выход второго сумматора по модулю два подключен к первому установочному входу второго и информационному входу первого регистров сдвига, первые выходы первого и треть5 его регистров сдвига соединены с вторыми и третьими установочными входами второго регистра сдвига и первыми и вторыми входами второго сумматора по модулю два, вторые выходы первого и третьего регистров

0 сдвига подключены к четвертым и п тым установочным входам второго регистра сдвига, первые и вторые выходы которого соединены с третьими установочными входами первого и с установочными входами

5 третьего регистров сдвига и  вл ютс  первыми информационными выходами устройства , третий выход первого регистра сдвига подключен к третьему входу второго и пер- .вому входу третьего сумматоров по модулю два, третий выход третьего регистра сдвига

0 соединен с четвертым входом второго сумматора по модулю два, выход первого сумматора по модулю два  вл етс  вторым информационным выходом, выход третьего сумматора по модулю два подключен к ше5 стому установочному входу второго и информационному входу третьего регистров сдвига, входы второго дешифратора, первые входы третьего дешифратора и первый вход второго элемента И подключены к со0 ответствующим выходам второго кодового фильтра, вторые входы третьего дешифратора и первого элемента И подключены к первому выходу первого порогового блока, второй вход первого элемента ИЛИ подклю5 чен к первому выходу второго порогового блока, первый вход третьего элемента И подключен к выходу первого триггера, выход первого элемента ИЛИ соединен со вторым входом третьего элемента И, выход

0 которого подключен к первому входу второго элемента ИЛИ и п тому вхрду второго сумматора по модулю два, выход второго дешифратора соединен с вторым входом второго элемента ИЛИ, выход третьего де5 шифратора подключен к третьему информационному входу блока регистрации веса ошибок и второму входу первого дешифратора , выход первого элемента И соединен с шестым входом второго и вторым входом

третьего сумматоров по модулю два и третьим входом второго элемента ИЛИ. выход которого подключен к первому входу четвертого элемента И, выход которого соединен с тактовым входом блока регистрации веса ошибок, выходы которого подключены к информационным входам буферного ре|ги- стра и входам элемента ИЛИ-НЕ, выход Которого соединен с информационным входом первого триггера, вторым входом второго элемента И и  вл етс  первым управл ющим выходом устройства, выход второго элемента И соединен с седьмым входом второго сумматора по модулю два, выходы буферного регистра  вл ютс  его- рыми управл ющими выходами устройства, второй тактовый вход блока управлени  объединен с тактовым входом первого кодового фильтра и вторым входом четвертого элемента И и  вл етс  вторым тактовым входом устройства, установочные входы блока управлени   вл ютс  одноименными входами устройства, первый выход блока управлени  подключен к входам разрешени  записи первого - третьего регистров сдвига и первому управл ющему входу первого коммутатора, третий - п тый выходы блока управлени  соединены соответственно с вторым управл ющим входом первого и управл ющим входом третьего коммутато- ров и входом обнулени  второго регистра сдвига, шестой выход блока управлени  подключен к входам обнулени  первого триггера, блока регистрации веса ошибок и тактовому входу буферного регистра, и  в- л етс  третьим управл ющим выходом устройства , седьмой выход блока управлени   вл етс  четвертым управл ющим выходом устройства, выход источника логической единицы соединен с третьим информацией- ным входом второго коммутатора.

Причем блок управлени  содержит счетчик , регистр сдвига, источник логической единицы и шесть дешифраторов, где первый вход первого дешифратора  вл етс  первым тактовым входом блока, счетный вход счетчика импульсов объединен с первыми входами четвертого и п того дешифраторов и  вл етс  вторым тактовым входом блока, входы обнулени  счетчика импульсов и регистра сдвига объединены и  вл ютс  первыми установочными входами блока, первые входы шестого дешифратора  вл ютс  вторыми установочными входами блока, выход источника логической едини-; цы соединен со вторым входом шестого дешифратора , выход счетчика импульсов подключен к соответствующим вторым входам первого, четвертого и п того дешифраторов , входам второго и третьего

дешифраторов и третьим входам шестого дешифратора, выход первого дешифратора  вл етс  первым выходом блока, пр мой выход второго дешифратора соединен с тактовым входом регистра сдвига и  вл етс  вторым выходом блока, инверсный выход второго дешифратора и выходы третьего .- шестого дешифраторов  вл ютс  соответственно третьим - седьмым выходами блока.

На фиг. 1 приведена структурна  схема декодирующего устройства линейного циклического кода; на фиг. 2 - структура блока управлени  устройства: на фиг. 3 - временные диаграммы, по сн ющие формирование выходных сигналов блока управлени .

Декодирующее устройство (фиг. 1) содержит первый 1. второй 2 и третий 3 регистры сдвига, буферный регистр 4. первый 5 и второй 6 триггеры, первый 7 и второй 8 кодовые фильтры, первый 9, и второй 10 пороговые блоки, первый 11. второй 12, третий 13 и четвертый 14 элементы И, первый 15 и второй 16 элементы ИЛИ, элемент 17 ИЛИ-НЕ, первый 18, второй 19 и третий 20 коммутаторы, первый 21. второй 22 и третий 23 сумматоры по модулю два, первый 24. второй 25 и третий 26 дешифраторы, блок 27 регистрации кода веса ошибок, блок 28 управлени  и источник 29 логической единицы . Устройство также имеет первый 30 и второй 31 тактовые входы, информационный вход 32, первые 33 и вторые 34 устано- вочные входы, первые 35 и второй 36 информационные выходы, первый 37, вторые 38. третий 39 и четвертый 40 управл ющие выходы. К первому тактовому входу 30 устройства подключены тактовые входы первого 1. второго 2 и третьего 3 регистров сдвига, первого 5 и второго 6 триггеров и второго кодового фильтра 8 и первый тактовый вход блока 28 управлени , к информационному входу 32 устройства подключены информационные входы первого кодового фильтра 7 и второго триггера 6 и первый установочный вход первого регистра 1. Выходы первого кодового фильтра 7 соединены с первыми информационными входами первого коммутатора 18, выходы которого соединены с информационными входами второго кодового фильтра 8. Выходы второго кодового фильтра 8 соединены с вторыми информационными входами первого коммутатора 18, входами первого 9 и второго 10 пороговых блоков. Соответствующие выходы второго кодового фильтра соединены также с первыми входами первого 24 и третьего 26 дешифраторов и входами второго 25 дешифратора, первым входом второго элемента 12 И.

Первые входы первого 11 и третьего 13 элементов И подключены к выходу первого триггера 5. Первый выход первого порогового блока 9 соединен с вторыми входами третьего дешифратора 26 и первого элемента 11 И м первым управл ющим входом второго коммутатора 19, выходы которого соединены с первыми информационными входами блока 27 регистрации веса ошибок, выход первого дешифратора 24 соединен с первым входом первого элемента 15 ИЛИ и вторым информационным входом блока 27 регистрации веса ошибок, первый выход второго порогового блока 10 соединен с вторым входом первого элемента 15 ИЛИ и вторым управл ющим входом второго коммутатора 19, вторые выходы первого 9 и второго 10 пороговых блоков соединены соответственно с первыми и вторыми информационными входами второго коммутатора 19, выход источника 29 логической единицы соединен с третьими входами второго коммутатора 19. Выходы блока 27 регистрации веса ошибок соединены с информационными входами буферного регистра 4 и входами элемента 17 ИЛИ-НЕ, выход которого соединен с вторым входом второго элемента 12 Л и информационным входом первого триггера 5 и  вл етс  первым управл ющим выходом 37 устройства, выход третьего дешифратора 26 соединен с вторым входом первого дешифратора 24 и третьим информационным входом блока 27 регистрации веса ошибок, выход первого элемента 15 ИЛИ соединен с вторым входом третьего элемента 13 И, выход второго элемента 16 ИЛИ соединен с первым входом четвертого элемента 14 И, выход которого соединен с тактовым входом блока 27 регистрации веса ошибок..Выходы буферного регистра 4  вл ютс  вторыми управл ющими выходами устройства .

Выход первого сумматора 21 по модулю два соединен с первым информационным входом третьего коммутатора 20 и  вл етс  вторым информационным выходом 36 уст- ройствй, выход второго триггера 6 соединен с вторым установочным входом первого регистра 1 и вторым информационным входом третьего коммутатора 20, выход которого соединен с информационным входом второго регистра 2, выход второго сумматора 22 по модулю два соединен с информационным входом первого триггера 1 и первым установочным входом второго регистра 2. Первые выходы первого регистра 1 соединены с первыми входами второго сумматора 22 по модулю два и вторыми установочными входами второго регистра 2, первые выходы третьего регистра 3 соединены с вторыми

входами второго сумматора 22 по модулю два и третьими установочными входами второго регистра 2, вторые выходы первого регистра 1 соединены с четвертыми

установочными входами второго регистра 2, вторые выходы третьего регистра 3 соединены с п тыми установочными входами второго регистра 2, выход третьего сумматора 23 по модулю два соединен с информацион0 ным входом третьего регистра 3 и шестым установочным входом второго регистра 2, третий выход первого регистра 1 соединен с первым входом третьего сумматора 23 по модулю два и третьим входом второго сум5 матора 22 по модулю два, третий выход третьего регистра 3 соединен с четвертым входом второго сумматора 22 по модулю два, выход третьего элемента 1.3 И соединен с п тым входом второго сумматора 22 по

0 модулю два и первым входом второго элемента 16 ИЛИ, второй вход которого подключен к выходу второго дешифратора 25, выход первого элемента 11 И соединен с третьим входом второго элемента 16 ИЛИ,

5 вторым входом третьего 23 И шестым входом второго 22 сумматоров по модулю два, выход второго элемента 12 И соединен с седьмым входом второго сумматора 22 по модулю два, первые и вторые выходы второ0 го регистра 2 соединены с третьими устано- вочными входами первого 1 и установочными входами третьего 3 регистров и  вл ютс  первыми информационными выходами 35 устройства.

5Входы первого сумматора 21 по модулю

два подключены к первым выходам второго регистра 2. Второй тактовый вход 31 устройства подключен .к тактовому входу первого кодового фильтра 7, второму входу четвер0 того элемента 14 И и второму тактовому входу блока 28 управлени , первые и вторые установочные входы 33, 34 блока 28 управ- лени   вл ютс  одноименными входами устройства , Первый выход 41 блока 28

5 управлени  соединен с входом обнулени  первого,кодового фильтра 7. Второй выход 42 блока 28 управлени  подключен к входам разрешени  записи первого 1, второго 2 и третьего. 3 регистров сдвига и первому уп0 равл ющему входу первого коммутатора 18, третий выход 43 блока 28 управлени  соединен с вторым управл ющим входом первого коммутатора 18. Четвертый выход 44 блока 28 управлени  соединен с управл ющим

5 входом третьего коммутатора 20, п тый выход 45 блока 28 управлени  соединен с входом обнулени  второго регистра 2, шестой выход 39 блока 28 управлени  соединен с входами обнулени  первого триггера 5, блока 27 регистрации веса ошибок и тактовому

входу буферного регистра 4 и  вл етс  третьим управл ющим выходом устройства, седьмой выход 40 блока 28 управлени   вл етс  четвертым управл ющим выходом устройства.

Блок 28 управлени  (фиг. 2) содержит счетчик 46 импульсов, регистр 47 сдвига, источник 48 логической единицы и первый - шестой дешифраторы 49-54. Первый тактовый вход 30 блока соединен с тактовым вхо- дом счетчика 46 импульсов и первыми тактовыми входами четвертого 52 и п того 53 дешифраторов, второй тактовый вход 31 блока подключен к первому входу первого дешифратора 49, входы обнулени  счетчика 46 импульсов и регистра 47 сдвига объединены и  вл ютс  первыми установочными входами 33 блока, первые входы шестого дешифратора 54  вл ютс  вторыми установочными входами 34 блока, выход источни- ка 48 логической единицы соединен с информационным входом регистра 47 сдвига , выход которого соединен с вторым вхр дом шестого дешифратора 54, выходы счетчика 46 импульсов подключены к;соот- ветствующим вторым входам первого 49 четвертого 52 и п того 53 дешифраторов, входам второго 50 и третьего 51 дешифра1- торов и третьему входу шестого дешифратора 54. Выход первого дешифратораГ49  вл етс  первым выходом 4.1 блока, пр мой выход второго дешифратора 50 соединен с тактовым входом регистра 47 сдвига и  вл етс  вторым выходом 42 блока, инверсный выход второго дешифратора 50 и выходы третьего- шестого дешифраторов 51-54  вл ютс  третьим - седьмым выходами 43. 44. 45, 39 и 40 блока соответственно.

При описании работы устройства рассмотрен конкретный вариант декодирова- ни  (31, 16, 7) кода БЧХ с порождающим полиномом

g(x) X15+x11+x10+x9+x8+x7+x5+x3+x2+x+1. .(1)

Предполагаетс , что на тактовые входы 30 и 31 устройства поступают последовательности коротких положительных импульсов , сдвинутые по фазе как это показано на временной диаграмме (фиг. 3), по сн ющей формирование выходных сигналов дешиф- раторами блока 28 управлени .

В исходном состо нии до начала работы с управл ющего входа 33 на вход счетчика 46 и регистра 47 блока 28 управлени  поступает сигнал установки. С по влением разре- шающего работу сигнала (например от схемы фазировани ) разрешаетс  работа счетчика 46 блока 28 управлени  и начинаетс  ввод первого кодового слова сообщени  с входа 32. В течение первых k тактов по

переднему фронту такта на входе 30 очередной бит записываетс  во второй триггер 6, по переднему фронту такта на входе 31 - в первый кодовый фильтр 7. По k-му такту на входе 31 срабатывает четвертый дешифратор 52 блока 28управлени  и второй регистр 2 устанавливаетс  в нулевое состо ние. По заднему фронту такта на входе 31 срабатывает третий дешифратор 51 блока 28 управлени , сигнал с выхода которого подключает через третий коммутатор 20 выход второго триггера 6 к информационному входу (последовательной записи) второго регистра 2.

К последнему такту цикла на выходах первого кодового фильтра 7 формируетс  остаток от делени  кодового G(x) слова, сдвинутого на г бит (G(x) хг ), на образующий полином (1) на входах параллельной записи первого 1 и третьего 3 регистров с выходов k-2 разр дов второго регистра 2, выхода второго триггера 6 и входа 32 устройства - последние k бит прин того кодового слова. Срабатывает второй дешифратор 50 блока 28 управлени , устанавлива  режим параллельной записи из первого кодового фильтра 7 через первый коммутатор 18 во второй кодовый фильтр 8 и в первый 1 и третий 3 регистры сдвига из второго регистра 2, второго триггера бис входа 32 устройства. С последним (в цикле из п) тактом на входе 30.в регистры 1 и 3 записываютс  k последних бит кодового слова, а во второй кодовый фильтр 8 - его синдром ошибки.

С начала следующего цикла п тактов по первому такту на входе 30 срабатывает первый дешифратор 49 блока 28 управлени , устанавлива  в нулевое состо ние первый кодовый фильтр; дл  его готовности к приему следующего кодового слова. Аналогично описанному второе кодовое слово записываетс  во второй триггер 6, первый кодовый фильтр 7 и второй регистр 2. Одновременно происходит циклический сдвиг записанной информации во втором кодовом фильтре 8 и первом 1 и третьем 3 регистрах. С выхода старшего разр да первого регистра 1 информаци  через третий сумматор 23 по модулю два поступает на вход младшего разр да третьего регистра 3. Информаци  с части выходов первого 1 и третьего 3 регистров суммируетс  по модулю два на сумматоре 22 с выходным сигналом второго кодрвого фильтра 8 и поступает по цепи обратной св зи на вход младшего разр да первого регистра 1. При этом регистры 1 и 3 с вторым 22 и третьим 23 сумматорами по модулю два составл ют кодирующее устройство циклического кода, а вместе с вторым кодовым фильтром 8 со св зью через

первый элемент 11 И с выхода старшего разр да кодового фильтра 8 реализуют передаточную функцию кольцевого регистра

сдвига на п разр дов -. Передаточна  функци  реализуетс  в виде 1-х д(х) ). В рассматриваемом примере д1(х) соответствует образующему полиному (1):

д1(х) x16+x12+x11+x10+x9V+x+1 (2)

После каждого такта циклического сдвига в регистрах 1 и 3 записаны к соответствующих бит кодового слова, а в кодовый фильтр 8 - соответствующий синдром ошибки . Происходит анализ синдрома ошибки в пороговых блоках 9 и 10 и дешифраторах 24-26 на возможность исправлени  ошибок .

Второй дешифратор 25 сравнивает синдром ошибки с нулевым. При наличии безошибочного кодового слова сигнал с выхода дешифратора 25 через второй элемент 16 ИЛИ разрешает прохождение такта с входа 31 через четвертый элемент 14 И. По переднему фронту этого такта с третьих входов второго коммутатора 19 через первые входы в блок 27 регистрации кода веса ошибок записываетс  условный код безошибочной комбинации (набор, единиц), что вызывает срабатывание элемента 17 ИЛИ-НЕ, формирование сигнала с его выхода об испра- вимости кодового слова и блокирование дальнейшего прохождени  сигналов с выхода кодового фильтра 8 через второй элемент 12 И в регистры 1 и 3 через сумматор 22 по модулю два. Со следующим тактом на входе 30 срабатывает первый триггер 5 и сигнал с его выхода блокирует сигналы (повторные) с выходов первого 9 и второго 10 пороговых блоков и первого дешифратора 24 на элементах 11 и 13 И. В дальнейшем регистры 1 и 3 с сумматорами 22 и 23 образуют кодирующую схему, вычисл ющую каждый раз по к известным битам кодового слова следующий .

По окончании цикла на последнем такте исправленное кодовое слово (k последних бит) переписываетс  из регистров 1 и 3 в регистр 2 параллельно, одноименно с записью из регистра 2 в регистр 1 и из кодового фильтра 7 в кодовый фильтр 8 следующего прин того слова. По такту с входа 31 под действием сигнала на выходе 39 блока 28 управлени  код веса ошибок переписываетс  из блока 27 регистрации веса ошибок в буферный регистр 4, происходит установка в нулевое исходное состо ние первого триггера 5 и блока 27 регистрации. В течение первых k тактов следующего цикла третий коммутатор 20 подключает к последовательному входу второго.

регистра 2 выход первого сумматора 21 по модулю два, к входам которого подключены первые выходы второго регистра 2 так, что образуетс  кодирующее устройство, аналогичное описанному (из регистров 1 и.З) в соответствии с полиномом (2), и на в ыходе сумматора 21 последовательно формируютс  k первых (информационных) бит исправленного кодового слова, которые могут быть

0 выведены последовательно с выхода 36 сумматора 21 по модулю два или параллельно с привлечением выходов 35 второго регистра 2 (кроме старшего разр да), или порци ми по несколько бит, накаплива  их.в младших

5 разр дах второго регистра 2 и на выходе сумматора 21 по модулю два, за несколько приемов. Одновременно происходит ввод третьего кодового слова во второй триггер 6 и первый кодовый фильтр 7 и декодирова0 ние второго кодового слова в первом 1 и третьем 3 регистрах и втором кодовом филь- . тре 8. Выводима  информаци  сопровождаетс  потенциальными сигналами кода веса ошибок с выходов .38 буферного регистра 4

5 и сигналами сопровождени  вывода с выхода 40 шестого дешифратора 54 блока 28 управлени .

Поскольку шестой дешифратор 54 блока 28 управлени  может управл тьс  с по0 мощью вторых установочных входов блока,  вл ющихс  входами 34 устройства, комбинаци  внешних сигналов, на данных входах 34 задает режим формировани  выходного сигнала сопровождени , например один раз

5 (дл  параллельного вывода за k-й такт цикла ), два раза (дл  вывода на k/2 бит) и так далее вплоть до формировани  длительного сигнала разрешени  последовательного вывода (варианты формировани  сигнала 40 .

0 40 и 40 , фиг, 3). Первых установочных входов 33 блока 28 управлени  также может быть более одного при условии их работы по логике ИЛИ. Каждый из них обнул ет регистр 47, но может устанавливать счетчик 46

5 в разные исходные состо ни , что позвол ет формировать один или несколько холостых тактов без ввода информации в момент начала работы. Например, дл  рассматриваемого кода п тиразр дный двоичный счет0 чик может быть выполнен циклическим на 31 состо ние с возможностью установки в одно из 31 или неиспользуемое тридцать второе состо ние, что допускает возможность задержки входной информации на

5 такт и расшир ет функциональные возможности устройства. По окончании ввода в устройство первого кодового слова с начала работы с последним тактом на входе 30 цикла дешифратор 50 формирует сигнал на тактовом входе регистра 47 и в него из

источника 48 логической единицы записываетс  единица, по окончании следующего цикла завершаетс  декодирование первого кодового слова, происходит повторна  запись в регистр 47 и сдвиг первой 1 в выходной разр д регистра 47, после чего разрешаетс  формирование сигналов сопровождени  вывода информации дешифратором 54 блока 28 управлени ,

При исправлении пачек ошибок используютс  первый 24 и третий 26 дешифраторы. Третий дешифратор 26 на каждом такте циклического сдвига сравнивает с нулем старшие разр ды модифицированного синдрома ошибки с выхода кодового фильтра 8. Синдром модифицирует в соответствии с условием наличи  ошибки в разр де, соответствующем старшему разр ду третьего регистра 3. откуда со следующим тактом ошибка попадает в младший разр д синдрома . Дл  рассматриваемого примера конкретной реализации сдвиг порождающего полинома (1) на бит соответствует формуле

Х30 х-1 X14+x10+x9+x8+x7+x6+x4+x2+x+li gj;

т.е. в дешифраторах 24 и 26 разр ды 1,3.5,t- 10, 11 и 15 синдрома анализируютс  инвертированными . Дешифратор 24 определ ет отсутствие ошибок в старших разр дах синдрома (с выходов кодового фильтра 8), дл  рассматриваемого примера - в 7-15 разр дах . Формирование выходного сигнала дешифратора 24 блокируетс  при одновременном равенстве нулю всех разр дов синдрома (случай одиночной ошибки). Средние разр ды синдрома разр да 5 и 6 рассматриваемого примера) поступают на дешифратор 26 и с его выхода на второй вход дешифратора 24, младшие разр ды .синдрома (разр ды 1-4 рассматриваемого примера) также поступают на входы дешифратора 24.

Третий дешифратор 26. как упоминалось , позвол ет анализировать средние разр ды синдрома ошибки и дифферемци - рует пачки ошибок по длине. Дл  коротких, пачек сигнал с выхода дешифратора 26 записываетс  на третий вход блока 27 регистрации кода веса ошибок (дл  одиночной ошибки тоже).:

При обнаружении исправимой пачки ошибок на одном из тактов сдвига срабатывает дешифратор 24 и сигнал с его выхода через элементы 15 ИЛИ, 13 И, 16 ИЛИ поступает на вход элемента 14 И, разреша  запись кода веса ошибки тактом с входа 31 в блок 27 регистрации. После записи кода веса ошибки в блок 27 регистрации сигналы с его выхода через элемент 17 ИЛИ-НЁ блокируют дальнейшее поступление сигналов

из кодового фильтра 8 через элемент 12 И в кодирующее устройство из регистров 1 и 3 и сумматора 22 по модулю два. Поскольку старший разр д кодирующего регистра 3 5 содержит ошибку, котора  поступает на вход сумматора 22 по модулю два. дл  ее компенсации на п тый вход сумматора 22 поступает сигнал с выхода дешифратора 24 через элементы 15 ИЛИ и 13 И. Со следую0 щим тактом на входе 30 ошибка исправл етс , сигнал с выхода элемента 17 ИЛИ-НЕ переключает первый триггер 5 и сигнал с его выхода блокирует дальнейшее (повторное) прохождение сигналов коррекции через

5 элементы 11 и 13 И от дешифратора 24 и пороговых блоков 9 и 10. Далее производ тс  сдвиги в кодирующем устройстве (блоки 1, 3 и 22), запись информации в регистр 2, а кода веса ошибок - в регистр 4 и вывод

0 информации аналогично описанному случаю обработки безошибочной комбинации. При исправлении независимых ошибок дл  анализа синдрома из кодового фильтра 8 аналогично используютс  первый 9 и вто5 рой 10 пороговый блоки. Первый пороговый блок 9 анализирует число ошибок в синдроме , модифицированном в предположении, что одна из ошибок находитс  в разр де. бит из которого при следующем такте сдви0 га переписан из старшего разр да первого регистра 1 через третий сумматор 23 по модулю два в младший разр д третьего регистра 3. Дл  рассматриваемого примера при порождающем полиноме (1) дл  восьмираз5 р дных регистров 1 и 3 така  модификаци  синдрома определ етс  уравнением

xk x 45VV+1,(4)

т.е. при анализе числа единиц (ошибок) в синдроме пороговым блоком 9 разр ды 11,

0 8, 6, 5, 3,и 1 инвертируютс . Второй пороговый блок 10 анализирует число ошибок в синдроме, модифицированном аналогично случаю исправлени  пачки ошибок (3).

При исправлении независимых ошибок

5 пороговые блоки 9 и 10 в процессе циклического сдвига: анализируют число ошибок в синдромах, модифицированных описанным способом. При обнаружении исправимой комбинации ошибок на вторых выходах со0 ответствующего порогового блока фиксируетс  на единицу меньшее число ошибок, а на первом выходе формируетс  сигнал и через первый элемент 11 И дл  порогового блока 9 или через первый элемент 15 ИЛИ и

5 третий элемент 13 И на второй элемент 16 ИЛИ поступает сигнал разрешени  декодировани , разрешающий через элемент 14 И запись кода веса ошибок в блок 27 регистрации со следующим тактом. Сигнал с выхода соответствующего порогового блока

также поступает на управл ющий вход второго коммутатора 19 и подключает вторые выходы данного порогового блока через коммутатор 19 к первым входам блока 27 регистрации веса ошибок.

При срабатывании второго порогового блока 10 аналогично описанному случаю исправлени  пачки ошибок корректируетс  ошибочный бит из старшего разр да третьего регистра 3 путем подачи корректирующего сигнала через элементы 15 ИЛИ и 13 И на п тый вход сумматора 22 по модулю два. Одновременно может сработать дешифратор 24 (и 26) при группировании исправл емых ошибок. При исправлении одиночной ошибки дешифратор 26 формирует выходной сигнал, но срабатывание дешифратора 24 блокируетс  сигналами младших разр дов синдрома. Это сделано дл  дифференцировани  одиночной ошибки от случа  исправлени  пачки ошибок, имеющей (в рассматриваемом примере) тот же код числа независимых ошибок.

При срабатывании первого порогового блока 9 сигнал с его выхода через элемент 11 И поступает также на вход третьего сумматора 23 по модулю два дл  коррекции бита, переписываемого следующим тактом в младший разр д регистра 3, код веса ошибок с выходов блока 27 регистрации через элемент 15 ИЛИ блокирует поступление сигналов с. выхода кодового фильтра 8 через элемент 12 И в кодирующее устройство (блоки 1, 3 и 22) аналогично описанным случа м. Дл  рассматриваемого варианта реализации устройства с порождающим полиномом (1) выход старшего разр да регистра 1 не участвует в формировании суммы по модулю два сумматором 22 в младший разр д регистра 1. Поэтому сигналы на третьем и шестом входах второго сумматора 22 по модулю два  вл ютс  излишними. Однако в общем случае существуют циклические коды , например квадратично-вычетный код (31. 16 и 7). с полиномами

д(х) Х15+х14+х13+х9+х8+х3-И и

д 1 (х) - X16+x15+x13+x12+x8+x6+x3+x+1,

дл  которых выход старшего разр да регистра 1 участвует в формировании суммы по модулю два сумматором 22. Дл  этих случаев выход элемента 11 И и выход старшего разр да регистра 1 подключены соответственно к четвертому и п тому входам второго сумматора 22 по модулю два, и при срабатывании первого порогового блока 9 дополнительно сигнал с выхода элемента. 11 И KOppeKTnpyef ошибку в сумматоре 22. Дл 

различени  одиночной исправл емой ошибки и неисправимой комбинации ошибок при срабатывании первого порогового блока 9 сигнал с его выхода поступает на вход дешифратора 24 и независимо от состо ни  других входов формирует выходной сигнал на четвертый вход блока 27 регистрации веса ошибок. В дальнейшем работа устройства аналогична описанному.

Второй пороговый блок Юобнаружива- ет комбинации ошибок, сгруппированных в (г+1)-м разр де , т.е. позвол ет исправл ть ошибки любой кратности в пределах, достижимых дл  данного кодового рассто ни  в

случа х, когда максимальный безошибочный интервал в кодовом слове имеет длину не менее k-1 бит. Дл  кодовых слов с числом информационных элементов

20

k

п +1

(5)

при числе ошибок не более трех сумма безошибочных интервалов равна п -3. Если комбинаци  ошибок не обнаруживаетс 

вторым пороговым блоком .10, то длина наибольшего безошибочного интервала не превышает - 2 бит, тогда сумма двух остальных интервалов не менее (п -3) - (k -2) бит или, использу  соотношение n -2k-1

из (5), не менее k -2, т.е. два безошибочных

k интервала содержат по бит, либобольk ший из них не менее - бит. Таким образом

из трех безошибочных интервалов либо один имеет длину k -2 бит и два остальных

по к-1 бит, либо найдутс  два интервала

k длиной не менее j бит каждый. Поэтому

первый пороговый блок 9, обнаруживающий наборы ошибок, когда одна из ошибок отделена от других безошибочными интерk k валами длиной и - -Л бит, обеспечивает

обнаружение всех комбинаций ошибок с кратностью не более трех, не обнаруживаемых вторым пороговым блоком 10. и части ошибок большей кратности в пределах,

обеспечиваемых кодовым рассто нием. Аналогично могут исправл тьс  тройные ошибки при нечетном k.

Третий управл ющий выход 39 устройства может быть использован дл  счета числа введенных в устройство кодовых слов, например дл  установки устройства по входу 33 после окончани  приема, обработки и вывода сообщени , содержащего заданное число кодовых слов.

Введение дешифраторов пачки ошибок, блока управлени  и других элементов приводит к расширению функциональных возможностей и улучшению исправл ющей способности за счет исправлени  нар ду с независимыми ошибками пачек ошибок (одна в произвольном месте или две,в начале и конце кодового слова) с формированием условного кода суммарной длины пачек ошибок . Например, рассмотренный реализации код позвол ет в предлагаемом устройстве исправл ть тройные независимые и пачки ошибок длиной до 7 бит.

Устройство обеспечивает возможность параллельного, последовательного или порци ми по несколько бит за несколько тактов. вывода информации с формированием сигналов сопровождени  вывода, выбор режима вывода, автономно формирует все необходимые дл  работы устройства сигналы управлени . Это упрощает работу с устройством и расшир ет возможную область его применени . Дополнительно устройство формирует сервисные сигналы дл  счета числа введенных кодовых слов и оценки возможности Исправлени  комбинации ошибок .

Ф о р м у л а и з о б р е т е н и  

Claims (2)

1. Декодирующее устройство линейного циклического кода, содержащее первый регистр сдвига, первый установочный вход которого объединен с информационным входом первого кодового фильтра и  вл етс  информационным входом устройства, тактовый вход первого регистра сдвига объединен с тактовыми входами второго регистра сдвига и второго кодового фильтра и  вл етс  первым тактовым входом устройства , выходы первого кодового фильтра подключены к первым информационным входам первого коммутатора, выходы которого соединены с информационными входа-, ми второго кодового фильтра, выходы которого подключены к вторым информационным входам первого коммутатора, первым входам первого дешифратора и входам первого и второго пороговых блоков,, .первые и вторые выходы которых соединены соответственно с одноименными управл ющими и информационными входами второго коммутатора, выходы которого подключены к первым входам блока регистрации веса ошибок, выход первого дешифратора соединен с вторым входом блока регистрации веса ошибок и первым входом первого элемента ИЛ I/U первые выходы второго регистра сдвига подключены к входам первого сумматора по модулю два, выход которого соединен с первым информационным входом третьего коммутатора, выход которого

подключен к информационному входу второго регистра сдвига, второй сумматор по мрдулю два, первый триггер, выход которого соединен с первым входом первого эле- 5 мента И, второй элемент ИЛИ, отличающеес  тем, что, с целью повышени  точности декодировани  за счет исправлени  пачек ошибок и расширени  функциональных возможностей путем обеспечени 

0 параллельного вывода декодированного кодового слова целиком или по част м, в устройство введены блок управлени , третий регистр сдвига, буферный регистр, третий сумматор по модулю два, второй и третий

5 дешифраторы, второй - четвертый элементы И, элемент ИЛИ-НЁ, источник логической единицы и второй . триггер, информационный вход которого подключен к информационному входу устройства, так0 товый вход второго триггера объединен с тактовыми входами третьего регистра сдвига и первого триггера, первым тактовым входом блока управлени  и подключен к первому тактовому входу устройства, выход

5 второго триггера соединен с вторым информационным входом третьего коммутатора и вторым установочным входом первого регистра сдвига, выход второго .сумматора по. модулю два подключен к первому устано0 вочному входу второго и информационному входу первого регистров сдвига, первые выходы первого и третьего регистров сдвига соединены соответственно с вторым и третьим установочными входами второго

5 регистра сдвига и соответственно

с первым и вторым входами второго сумматора по модулю два, вторые выходы .первого и третьего регистров сдвига подключены к четвертым и п тым установочным

0 входам второго регистра сдвига, первые и вторые выходы которого соединены с третьими установочными входами первого и с установочными входами третьего регистров сдвига и  вл ютс  первыми информацион5 ными выходами устройства, третий выход первого регистра сдвига подключен к третьему входу второго и первому входу третьего сумматоров по модулю два, третий выход третьего регистра сдвига соединен с четвер0 тым входом второго сумматора по модулю два, выход первого сумматора по модулю два  вл етс  вторым информационным выходом устройства, выход третьего сумматора по модулю два подключен к шестому

5 установочному входу второго и информационному входу третьего регистров сдвига, входы второго дешифратора, первые входы третьего дешифратора и первый вход второго элемента И подключены к соответствующим выходам второго кодового фильтра,

вторые входы третьего дешифратора и первого элемента И подключены к первому выходу первого порогового блока, второй вход первого элемента ИЛИ подключен к первому выходу второго порогового блока, первый вход третьего элемента И подключен к выходу первого триггера, выход первого элемента ИЛИ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу второго элемента ИЛИ и п тому входу второго сумматора по модулю два, выход второго дешифратора соединен с вторым входом второго элемента ИЛИ, выход третьего дешифратора подключен к третьему информационному входу блока регистрации веса ошибок и второму входу первого дешифратора, выход первого элемента И соединен с шестым входом второго и вторым входом третьего сумматоров по модулю два и третьим входом второго элемента ИЛИ, выход которого подключен к первому входу четвертого элемента И, выход которого соединен с тактовым входом блока регистрации веса ошибок, выходы которого подключены к информационным входам буферного регистра и входам элемента ИЛИ-НЕ, выход которого соединен с информационным входом первого триггера, вторым входом второго элемента И и  вл етс  первым управл ющим выходом устройства , выход второго элемента И соединен с седьмым входом второго сумматора по модулю два, выходы буферного регистра  вл ютс  вторыми управл ющими выходами устройства, второй тактовый вход блока управлени  объединен с тактовым входом первого кодового фильтра, вторым входом четвертого элемента И и  вл етс  вторым тактовым входом устройства, установочные входы блока управлени   вл ютс  одноименными входами устройства, первый выход блока управлени  соединен с входом обнулени  первого кодового фильтра, второй выход блока управлени  подключен к входам разрешени  записи первого - третьего регистров сдвига и первому управл ющему входу первого коммутатора, третий п тый выходы блока управлени  соединены соответственно с вторым управл ющим входом первого коммутатора, управл ющим входом третьего коммутатора и входом обнулений второго регистра сдвига, шестой выход блока управлени  подключен к входам обнулени  первого триггера, блока регистрации веса ошибок и тактовому входу буферного регистра и  вл етс  третьим управн ющим выходом устройства, седьмой выход блока управлени   вл етс  четвертым управл ющим выходом устройства, выход источника логической единицы соединен с третьим информационным входом второго коммутатора

2. Устройство по п. 1, о т л и ч а ю щ е е- с   тем, что блок управлени  содержит счетчик импульсов, регистр сдвига, источник логической единицы и первый - шестой дешифраторы, счетный вход счетчика импульсов объединен с первыми входами четвертого и п того дешифраторов и  вл етс  первым тактовым входом блока, первый

вход первого дешифратора  вл етс  вторым тактовым входом блока, входы обнулени  счетчика импульсов и регистра сдвига объединены и  вл ютс  первыми установочными входами блока, первые входы шестого

дешифратора  вл ютс  вторыми установочными входами блока, выход источника логи- ческой единицы соединен с информационным входом регистра сдвига, выход которого соединен с вторым входом

шестого дешифратора, выходы счетчика импульсов подключены к соответствующим вторым входам первого, четвертого и п того дешифраторов, входам второго и третьего дешифраторов и третьим входам шестого

дешифратора, выход первого дешифратора  вл етс  первым выходом блока, пр мой выход второго дешифратора соединен с тактовым входом регистра сдвига и  вл етс  вторым выходом блока, инверсный выход

второго и выходы третьего - шестого дешифраторов  вл ютс  соответственно третьим - седьмым выходами блока.

30

36

1 JIL

XL

к/г П

П

П

П

П

П

k

П П

rt.

JO

П П

П П