JPH10107650A - 誤り検出回路および誤り訂正回路 - Google Patents
誤り検出回路および誤り訂正回路Info
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- JPH10107650A JPH10107650A JP8278879A JP27887996A JPH10107650A JP H10107650 A JPH10107650 A JP H10107650A JP 8278879 A JP8278879 A JP 8278879A JP 27887996 A JP27887996 A JP 27887996A JP H10107650 A JPH10107650 A JP H10107650A
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Abstract
(57)【要約】
【課題】 回路規模が増大させることなく、誤り検出お
よび訂正に要する時間を短縮することが可能な誤り検出
回路および誤り訂正回路を提供する。 【解決手段】 ＣＲＣ符号化回路１１０は、入力される
有効ビット数分の受信データを示す受信多項式Ｙh (x)
に対してCCITT CRC-16の生成多項式Ｇ(x) による演算を
行ない剰余多項式Ｓh (x) を求めるもので、求めた剰余
多項式Ｓh (x) （遅延素子Ｓ０〜Ｓ１５から得られるデ
ータ）をＣＲＣ逆演算回路１２０にパラレル入力する。
ＣＲＣ逆演算回路１２０は、ＣＲＣ符号化回路１１０と
同様の構成からなるＣＲＣ演算回路であるが、データの
シフト方向が逆になっていて剰余多項式Ｓh (x) に対し
てx -1をかけて生成多項式Ｇ(x) で割る演算を行なうこ
とにより、受信データの誤りを検出するようにしたもの
である。
よび訂正に要する時間を短縮することが可能な誤り検出
回路および誤り訂正回路を提供する。 【解決手段】 ＣＲＣ符号化回路１１０は、入力される
有効ビット数分の受信データを示す受信多項式Ｙh (x)
に対してCCITT CRC-16の生成多項式Ｇ(x) による演算を
行ない剰余多項式Ｓh (x) を求めるもので、求めた剰余
多項式Ｓh (x) （遅延素子Ｓ０〜Ｓ１５から得られるデ
ータ）をＣＲＣ逆演算回路１２０にパラレル入力する。
ＣＲＣ逆演算回路１２０は、ＣＲＣ符号化回路１１０と
同様の構成からなるＣＲＣ演算回路であるが、データの
シフト方向が逆になっていて剰余多項式Ｓh (x) に対し
てx -1をかけて生成多項式Ｇ(x) で割る演算を行なうこ
とにより、受信データの誤りを検出するようにしたもの
である。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＲＣ符号が付
加されたディジタル受信データの誤り検出／訂正を行な
う誤り検出回路および誤り訂正回路に関する。
加されたディジタル受信データの誤り検出／訂正を行な
う誤り検出回路および誤り訂正回路に関する。
【０００２】
【従来の技術】従来よりディジタル通信では、送信デー
タから例えばCCITT CRC-16などのＣＲＣ符号を生成し、
この生成した符号を送信データに付加して送信を行な
う。これに対し、受信側では例えば誤りトラップ法によ
り付加されたＣＲＣ符号を用いて受信データの誤り訂正
を行ない、データ伝送の品質を向上させている。
タから例えばCCITT CRC-16などのＣＲＣ符号を生成し、
この生成した符号を送信データに付加して送信を行な
う。これに対し、受信側では例えば誤りトラップ法によ
り付加されたＣＲＣ符号を用いて受信データの誤り訂正
を行ない、データ伝送の品質を向上させている。
【０００３】図４に、CCITT CRC-16のＣＲＣ符号を用い
て１ビット誤り訂正を行なう誤りトラップ法を用いた従
来の誤り訂正回路を示す。この図に示す誤り訂正回路
は、ＣＲＣ符号化回路１０、ＮＯＲ回路２０、ＡＮＤ回
路３０および周期単位時間遅延回路４０からなる。
て１ビット誤り訂正を行なう誤りトラップ法を用いた従
来の誤り訂正回路を示す。この図に示す誤り訂正回路
は、ＣＲＣ符号化回路１０、ＮＯＲ回路２０、ＡＮＤ回
路３０および周期単位時間遅延回路４０からなる。
【０００４】ＣＲＣ符号化回路１０は、１６個の遅延素
子Ｓ０〜Ｓ１５からなるシフトレジスタを備え、受信多
項式Ｙ(x) で表される受信データに対してCCITT CRC-16
のＣＲＣ生成多項式Ｇ(x) による割り算を行ない、剰余
多項式Ｓ(x) を求める。
子Ｓ０〜Ｓ１５からなるシフトレジスタを備え、受信多
項式Ｙ(x) で表される受信データに対してCCITT CRC-16
のＣＲＣ生成多項式Ｇ(x) による割り算を行ない、剰余
多項式Ｓ(x) を求める。
【０００５】ここで送信データを符号多項式Ｗ(x) と
し、この送信データに単一誤りＥ(x)＝x i が生じたと
すると、受信データを示す受信多項式Ｙ(x) は、下式で
で表わされる。
し、この送信データに単一誤りＥ(x)＝x i が生じたと
すると、受信データを示す受信多項式Ｙ(x) は、下式で
で表わされる。
【０００６】
【数１】 このような受信多項式Ｙ(x) で表される受信データに対
して、上述したようなＣＲＣ符号化回路１０の符号化
（ＣＲＣ生成多項式Ｇ(x) による割り算）を行なうと、
剰余多項式Ｓ(x) は、
して、上述したようなＣＲＣ符号化回路１０の符号化
（ＣＲＣ生成多項式Ｇ(x) による割り算）を行なうと、
剰余多項式Ｓ(x) は、
【０００７】
【数２】 と表される。ここで、ｉ＜deg Ｇ(x) ＝ｍとすると、剰
余多項式Ｓ(x) は明らかにx i である。すなわち、剰余
多項式Ｓ(x) は、誤り多項式（単一誤り）を示してい
る。
余多項式Ｓ(x) は明らかにx i である。すなわち、剰余
多項式Ｓ(x) は、誤り多項式（単一誤り）を示してい
る。
【０００８】また、ｉ≧ｍの時は、図５（ｂ）に示すよ
うな受信データをＣＲＣ符号化回路１０に入力して剰余
多項式Ｓ(x) を求めた後、図５（ａ）に示すような受信
データに続く「０」データを単一誤りが現れるまで入力
して巡回置換を行なうことにより、受信データの単一誤
りの検出および訂正が行なわれる。
うな受信データをＣＲＣ符号化回路１０に入力して剰余
多項式Ｓ(x) を求めた後、図５（ａ）に示すような受信
データに続く「０」データを単一誤りが現れるまで入力
して巡回置換を行なうことにより、受信データの単一誤
りの検出および訂正が行なわれる。
【０００９】しかしながら、上記構成による従来の誤り
訂正回路による受信データの誤り訂正では、受信データ
の長さにかかわらず、ＣＲＣ生成多項式の周期回数分の
計算が必要なため、遅延時間が大きくなりリアルタイム
通信を阻害する要因となっていた。
訂正回路による受信データの誤り訂正では、受信データ
の長さにかかわらず、ＣＲＣ生成多項式の周期回数分の
計算が必要なため、遅延時間が大きくなりリアルタイム
通信を阻害する要因となっていた。
【００１０】これに対し従来は、例えばパラレル演算回
路を用いることにより、演算に要する時間を短縮する手
法が採られていたが、パラレル演算回路を用いる回路規
模が増大してしまうという新たな問題が生じた。
路を用いることにより、演算に要する時間を短縮する手
法が採られていたが、パラレル演算回路を用いる回路規
模が増大してしまうという新たな問題が生じた。
【００１１】
【発明が解決しようとする課題】従来の誤り検出回路お
よび誤り訂正回路では、受信データ長にかかわらず、Ｃ
ＲＣ生成多項式の周期分の遅延が生じるため、誤り検出
および訂正に要する時間が大きくなってしまうという問
題があった。また、この問題を解決するためにパラレル
演算回路を用いると、回路規模が増大してしまうという
新たな問題が生じた。
よび誤り訂正回路では、受信データ長にかかわらず、Ｃ
ＲＣ生成多項式の周期分の遅延が生じるため、誤り検出
および訂正に要する時間が大きくなってしまうという問
題があった。また、この問題を解決するためにパラレル
演算回路を用いると、回路規模が増大してしまうという
新たな問題が生じた。
【００１２】この発明は上記の問題を解決すべくなされ
たもので、回路規模を増大させることなく、誤り検出お
よび訂正に要する時間を短縮することが可能な誤り検出
回路および誤り訂正回路を提供することを目的とする。
たもので、回路規模を増大させることなく、誤り検出お
よび訂正に要する時間を短縮することが可能な誤り検出
回路および誤り訂正回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明に係わる誤り検出回路は、受信多項式Ｙ
(x) に含まれる有効ビット数分の多項式Ｙh (x) をＣＲ
Ｃ生成多項式Ｇ(x) で割った時の剰余項Ｓh (x) を求め
る符号化手段と、この符号化手段で求めた剰余項Ｓ
h (x) に対して、x -1を掛けてＣＲＣ生成多項式Ｇ(x)
で割る演算を繰り返して誤りビット位置を求める誤り検
出手段とを具備して構成するようにした。
めに、この発明に係わる誤り検出回路は、受信多項式Ｙ
(x) に含まれる有効ビット数分の多項式Ｙh (x) をＣＲ
Ｃ生成多項式Ｇ(x) で割った時の剰余項Ｓh (x) を求め
る符号化手段と、この符号化手段で求めた剰余項Ｓ
h (x) に対して、x -1を掛けてＣＲＣ生成多項式Ｇ(x)
で割る演算を繰り返して誤りビット位置を求める誤り検
出手段とを具備して構成するようにした。
【００１４】また、上記誤り検出手段は、前記剰余項Ｓ
h (x) に対して、x -1を掛けてＣＲＣ生成多項式Ｇ(x)
で割る演算を繰り返した回数から誤りビット位置を求め
ることを特徴としている。
h (x) に対して、x -1を掛けてＣＲＣ生成多項式Ｇ(x)
で割る演算を繰り返した回数から誤りビット位置を求め
ることを特徴としている。
【００１５】また、この発明に係わる誤り訂正回路は、
受信多項式Ｙ(x) に含まれる有効ビット数分の多項式Ｙ
h (x) をＣＲＣ生成多項式Ｇ(x) で割った時の剰余項Ｓ
h (x) を求める符号化手段と、この符号化手段で求めた
剰余項Ｓh (x) に対して、x-1を掛けてＣＲＣ生成多項
式Ｇ(x) で割る演算を繰り返して誤りビット位置を求め
る誤り検出手段と、少なくとも前記有効ビット数分の受
信データを記憶する受信データ記憶手段と、前記誤り検
出手段にて求めた誤りビット位置に基づいて、前記受信
データ記憶手段に記憶される受信データの誤りビットに
対して、誤り訂正を行なう誤り訂正手段とを具備して構
成するようにした。
受信多項式Ｙ(x) に含まれる有効ビット数分の多項式Ｙ
h (x) をＣＲＣ生成多項式Ｇ(x) で割った時の剰余項Ｓ
h (x) を求める符号化手段と、この符号化手段で求めた
剰余項Ｓh (x) に対して、x-1を掛けてＣＲＣ生成多項
式Ｇ(x) で割る演算を繰り返して誤りビット位置を求め
る誤り検出手段と、少なくとも前記有効ビット数分の受
信データを記憶する受信データ記憶手段と、前記誤り検
出手段にて求めた誤りビット位置に基づいて、前記受信
データ記憶手段に記憶される受信データの誤りビットに
対して、誤り訂正を行なう誤り訂正手段とを具備して構
成するようにした。
【００１６】また、この発明に係わる誤り訂正回路は、
受信多項式Ｙ(x) に含まれる有効ビット数分の多項式Ｙ
h (x) をＣＲＣ生成多項式Ｇ(x) で割った時の剰余項Ｓ
h (x) を求める符号化手段と、この符号化手段で求めた
剰余項Ｓh (x) に対して、x-1を掛けてＣＲＣ生成多項
式Ｇ(x) で割る演算を繰り返して誤りビットを検出する
誤り検出手段と、少なくとも前記有効ビット数分の受信
データを記憶し、この記憶した受信データを前記誤り検
出手段の繰返し演算に応じてビット単位で記憶した順と
は逆の順序で出力する受信データ記憶手段と、前記誤り
検出手段が誤りビットを検出した際に、前記受信データ
記憶手段から出力されるビットに対して誤り訂正を行な
う誤り訂正手段とを具備して構成するようにした。
受信多項式Ｙ(x) に含まれる有効ビット数分の多項式Ｙ
h (x) をＣＲＣ生成多項式Ｇ(x) で割った時の剰余項Ｓ
h (x) を求める符号化手段と、この符号化手段で求めた
剰余項Ｓh (x) に対して、x-1を掛けてＣＲＣ生成多項
式Ｇ(x) で割る演算を繰り返して誤りビットを検出する
誤り検出手段と、少なくとも前記有効ビット数分の受信
データを記憶し、この記憶した受信データを前記誤り検
出手段の繰返し演算に応じてビット単位で記憶した順と
は逆の順序で出力する受信データ記憶手段と、前記誤り
検出手段が誤りビットを検出した際に、前記受信データ
記憶手段から出力されるビットに対して誤り訂正を行な
う誤り訂正手段とを具備して構成するようにした。
【００１７】上記構成の誤り検出回路および誤り訂正回
路では、有効ビット数分の多項式Ｙh (x) をＣＲＣ生成
多項式Ｇ(x) で割った時の剰余項Ｓh (x) に対して、x
-1を掛けてＣＲＣ生成多項式Ｇ(x) で割る演算を繰り返
して誤りビット位置を求めるようにしている。
路では、有効ビット数分の多項式Ｙh (x) をＣＲＣ生成
多項式Ｇ(x) で割った時の剰余項Ｓh (x) に対して、x
-1を掛けてＣＲＣ生成多項式Ｇ(x) で割る演算を繰り返
して誤りビット位置を求めるようにしている。
【００１８】以下、上述した演算方法により誤りビット
が検出される原理について説明する。この発明は、従来
の技術の項で説明した誤りトラップ法で用いる受信多項
式Ｙ(x) が、有効ビット数の受信データを示す多項式Ｙ
h (x) にｋ個の「０」データを付加してＣＲＣ生成多項
式の周期長となるようにしたものであることに着目した
ものである。。
が検出される原理について説明する。この発明は、従来
の技術の項で説明した誤りトラップ法で用いる受信多項
式Ｙ(x) が、有効ビット数の受信データを示す多項式Ｙ
h (x) にｋ個の「０」データを付加してＣＲＣ生成多項
式の周期長となるようにしたものであることに着目した
ものである。。
【００１９】まず、送信データを符号多項式Ｗ(x) 、誤
り多項式をＥ(x) とした時、誤りトラップ法で求められ
る剰余多項式Ｓ(x) は、
り多項式をＥ(x) とした時、誤りトラップ法で求められ
る剰余多項式Ｓ(x) は、
【００２０】
【数３】 である。
【００２１】次に、有効ビット数分の受信データを多項
式Ｙh (x) 、誤り多項式をＥ(x) とすると、この発明で
求められる剰余多項式Ｓh (x) は、
式Ｙh (x) 、誤り多項式をＥ(x) とすると、この発明で
求められる剰余多項式Ｓh (x) は、
【００２２】
【数４】 である。
【００２３】多項式Ｙh (x) は、受信多項式Ｙ(x) にx
-kを掛けたものなので、
-kを掛けたものなので、
【００２４】
【数５】 となる。
【００２５】誤りトラップ法での受信多項式Ｙ(x) は、
前述したように有効ビット数の受信データである多項式
Ｙh (x) にｋ個の「０」データを付加したものなので、
誤りトラップ法の剰余多項式Ｓ(x) にx -kを掛けたもの
をＣＲＣ生成多項式Ｇ(x) で割った剰余多項式Ｓ´(x)
は、
前述したように有効ビット数の受信データである多項式
Ｙh (x) にｋ個の「０」データを付加したものなので、
誤りトラップ法の剰余多項式Ｓ(x) にx -kを掛けたもの
をＣＲＣ生成多項式Ｇ(x) で割った剰余多項式Ｓ´(x)
は、
【００２６】
【数６】 となる。
【００２７】よって、
【００２８】
【数７】 である。
【００２９】このため、上述したように剰余項Ｓh (x)
を求め、この剰余項Ｓh (x) にx -1を掛けてＣＲＣ生成
多項式Ｇ(x) で割る演算を繰り返して誤りビット位置を
求めることにより、従来の誤りトラップ法と同様に誤り
ビットの位置を検出することができる。
を求め、この剰余項Ｓh (x) にx -1を掛けてＣＲＣ生成
多項式Ｇ(x) で割る演算を繰り返して誤りビット位置を
求めることにより、従来の誤りトラップ法と同様に誤り
ビットの位置を検出することができる。
【００３０】したがって、この発明によれば、最大でも
有効ビット数分の演算を行なえば、上記誤りビットの位
置が検出できるため、短時間で上記検出および訂正を行
なうことができる。
有効ビット数分の演算を行なえば、上記誤りビットの位
置が検出できるため、短時間で上記検出および訂正を行
なうことができる。
【００３１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施形態について説明する。図１は、この発明の第１
の実施形態に係わる誤り訂正回路の構成を示すもので、
誤りビット検出回路１００と、第１のセレクタ２００
と、第２のセレクタ３００と、双方向シフトレジスタ４
００と、誤り訂正器５００とからなる。
の実施形態について説明する。図１は、この発明の第１
の実施形態に係わる誤り訂正回路の構成を示すもので、
誤りビット検出回路１００と、第１のセレクタ２００
と、第２のセレクタ３００と、双方向シフトレジスタ４
００と、誤り訂正器５００とからなる。
【００３２】誤りビット検出回路１００は、受信データ
の誤りビットを検出するもので、図２に示すようにＣＲ
Ｃ符号化回路１１０、ＣＲＣ逆演算回路１２０、ＮＯＲ
回路１３０およびＡＮＤ回路１４０からなり、受信デー
タと、伝送レートクロック信号と、演算用クロック信号
がそれぞれ入力される。なお、ここでは、以下詳述する
ようにCCITT CRC-16の符号を用いた場合を例に説明す
る。
の誤りビットを検出するもので、図２に示すようにＣＲ
Ｃ符号化回路１１０、ＣＲＣ逆演算回路１２０、ＮＯＲ
回路１３０およびＡＮＤ回路１４０からなり、受信デー
タと、伝送レートクロック信号と、演算用クロック信号
がそれぞれ入力される。なお、ここでは、以下詳述する
ようにCCITT CRC-16の符号を用いた場合を例に説明す
る。
【００３３】ＣＲＣ符号化回路１１０は、入力される有
効ビット数分の受信データを示す受信多項式Ｙh (x) に
対してCCITT CRC-16の生成多項式Ｇ(x) による演算を行
ない剰余多項式Ｓh (x) を求めるもので、ＥＸ−ＯＲゲ
ート１１１〜１１３と、遅延素子Ｓ０〜Ｓ１５とからな
る。
効ビット数分の受信データを示す受信多項式Ｙh (x) に
対してCCITT CRC-16の生成多項式Ｇ(x) による演算を行
ない剰余多項式Ｓh (x) を求めるもので、ＥＸ−ＯＲゲ
ート１１１〜１１３と、遅延素子Ｓ０〜Ｓ１５とからな
る。
【００３４】ＥＸ−ＯＲゲート１１１の第１の入力端子
には受信データが入力され、第２の入力端子には後述の
遅延素子Ｓ１５の遅延出力が入力される。そして、ＥＸ
−ＯＲゲート１１１の演算出力は、ＥＸ−ＯＲゲート１
１２，１１３の第１の入力端子、および遅延素子Ｓ０に
入力される。遅延素子Ｓ０〜Ｓ１５は、各遅延素子の遅
延出力が添え数字の小さい方から大きい方にシフトレジ
ストするように直列に接続されている。
には受信データが入力され、第２の入力端子には後述の
遅延素子Ｓ１５の遅延出力が入力される。そして、ＥＸ
−ＯＲゲート１１１の演算出力は、ＥＸ−ＯＲゲート１
１２，１１３の第１の入力端子、および遅延素子Ｓ０に
入力される。遅延素子Ｓ０〜Ｓ１５は、各遅延素子の遅
延出力が添え数字の小さい方から大きい方にシフトレジ
ストするように直列に接続されている。
【００３５】また、遅延素子Ｓ４と遅延素子Ｓ５との間
には、ＥＸ−ＯＲゲート１１２が、遅延素子Ｓ１１と遅
延素子Ｓ１２との間にはＥＸ−ＯＲゲート１１３がそれ
ぞれ設けられている。
には、ＥＸ−ＯＲゲート１１２が、遅延素子Ｓ１１と遅
延素子Ｓ１２との間にはＥＸ−ＯＲゲート１１３がそれ
ぞれ設けられている。
【００３６】ＥＸ−ＯＲゲート１１２は、上述したよう
に第１の入力端子にＥＸ−ＯＲゲート１１１の演算出力
が入力され、第２の入力端子には遅延素子Ｓ４の遅延出
力が入力され、演算結果を遅延素子Ｓ５に入力する。同
様にＥＸ−ＯＲゲート１１３は、第１の入力端子にＥＸ
−ＯＲゲート１１１の演算出力が入力され、第２の入力
端子には遅延素子Ｓ１１の遅延出力が入力され、演算結
果を遅延素子Ｓ１２に入力する。
に第１の入力端子にＥＸ−ＯＲゲート１１１の演算出力
が入力され、第２の入力端子には遅延素子Ｓ４の遅延出
力が入力され、演算結果を遅延素子Ｓ５に入力する。同
様にＥＸ−ＯＲゲート１１３は、第１の入力端子にＥＸ
−ＯＲゲート１１１の演算出力が入力され、第２の入力
端子には遅延素子Ｓ１１の遅延出力が入力され、演算結
果を遅延素子Ｓ１２に入力する。
【００３７】以上のような構成によりＣＲＣ符号化回路
１１０は、有効ビット数分の受信データ（図５のデータ
部とＣＲＣチェックビット部）に対して生成多項式Ｇ
(x) による演算を行ない剰余多項式Ｓh (x) を求める。
この剰余多項式Ｓh (x) （遅延素子Ｓ０〜Ｓ１５から得
られるデータ）は、ＣＲＣ逆演算回路１２０にパラレル
出力される。
１１０は、有効ビット数分の受信データ（図５のデータ
部とＣＲＣチェックビット部）に対して生成多項式Ｇ
(x) による演算を行ない剰余多項式Ｓh (x) を求める。
この剰余多項式Ｓh (x) （遅延素子Ｓ０〜Ｓ１５から得
られるデータ）は、ＣＲＣ逆演算回路１２０にパラレル
出力される。
【００３８】ＣＲＣ逆演算回路１２０は、上記剰余多項
式Ｓh (x) に対してx -1をかけて生成多項式Ｇ(x) で割
る演算を行なうことにより、受信データの誤りを検出す
るもので、ＥＸ−ＯＲゲート１２１，１２２、および遅
延素子Ｔ０〜Ｔ１５からなる。なお、この回路は上述の
ＣＲＣ符号化回路１１０と同様の構成からなるＣＲＣ演
算回路であるが、データのシフト方向が逆になってい
る。
式Ｓh (x) に対してx -1をかけて生成多項式Ｇ(x) で割
る演算を行なうことにより、受信データの誤りを検出す
るもので、ＥＸ−ＯＲゲート１２１，１２２、および遅
延素子Ｔ０〜Ｔ１５からなる。なお、この回路は上述の
ＣＲＣ符号化回路１１０と同様の構成からなるＣＲＣ演
算回路であるが、データのシフト方向が逆になってい
る。
【００３９】遅延素子Ｔ０〜Ｔ１５は、同じ添え数字の
遅延素子Ｓ０〜Ｓ１５から剰余多項式Ｓh (x) を示すデ
ータが上述したようにパラレル入力され、ＣＲＣ符号化
回路１１０とは逆に、各遅延素子の出力が添え数字の大
きいから小さい方にシフトレジストするように直列に接
続されている。遅延素子Ｔ０の遅延出力は、ＥＸ−ＯＲ
ゲート１２１および１２２の第１の入力端子と、遅延素
子Ｔ１５に入力される。
遅延素子Ｓ０〜Ｓ１５から剰余多項式Ｓh (x) を示すデ
ータが上述したようにパラレル入力され、ＣＲＣ符号化
回路１１０とは逆に、各遅延素子の出力が添え数字の大
きいから小さい方にシフトレジストするように直列に接
続されている。遅延素子Ｔ０の遅延出力は、ＥＸ−ＯＲ
ゲート１２１および１２２の第１の入力端子と、遅延素
子Ｔ１５に入力される。
【００４０】また、遅延素子Ｔ４と遅延素子Ｔ５との間
には、ＥＸ−ＯＲゲート１２１が、遅延素子Ｔ１１と遅
延素子Ｔ１２との間にはＥＸ−ＯＲゲート１２２がそれ
ぞれ設けられている。
には、ＥＸ−ＯＲゲート１２１が、遅延素子Ｔ１１と遅
延素子Ｔ１２との間にはＥＸ−ＯＲゲート１２２がそれ
ぞれ設けられている。
【００４１】ＥＸ−ＯＲゲート１２１は、上述したよう
に第１の入力端子に遅延素子Ｔ０の遅延出力が入力さ
れ、第２の入力端子には遅延素子Ｔ５の遅延出力が入力
され、演算結果を遅延素子Ｔ４に入力する。同様にＥＸ
−ＯＲゲート１２２は、第１の入力端子に遅延素子Ｔ０
の遅延出力が入力され、第２の入力端子には遅延素子Ｔ
１２の遅延出力が入力され、演算結果を遅延素子Ｔ１１
に入力する。
に第１の入力端子に遅延素子Ｔ０の遅延出力が入力さ
れ、第２の入力端子には遅延素子Ｔ５の遅延出力が入力
され、演算結果を遅延素子Ｔ４に入力する。同様にＥＸ
−ＯＲゲート１２２は、第１の入力端子に遅延素子Ｔ０
の遅延出力が入力され、第２の入力端子には遅延素子Ｔ
１２の遅延出力が入力され、演算結果を遅延素子Ｔ１１
に入力する。
【００４２】このような構成からなるＣＲＣ逆演算回路
１２０は、データのシフト毎に遅延素子Ｔ０の遅延出力
をＡＮＤ回路１４０の第１の入力端子に入力し、遅延素
子Ｔ１〜Ｔ１５の遅延出力をＮＯＲ回路１３０に入力す
る。
１２０は、データのシフト毎に遅延素子Ｔ０の遅延出力
をＡＮＤ回路１４０の第１の入力端子に入力し、遅延素
子Ｔ１〜Ｔ１５の遅延出力をＮＯＲ回路１３０に入力す
る。
【００４３】ＮＯＲ回路１３０は、上述したようにデー
タのシフト毎に遅延素子Ｔ１〜Ｔ１５の遅延結果が入力
され、これらのデータがすべて「０」の時（誤り無）
に、「１」をＡＮＤ回路１４０の第２の入力端子に出力
する。
タのシフト毎に遅延素子Ｔ１〜Ｔ１５の遅延結果が入力
され、これらのデータがすべて「０」の時（誤り無）
に、「１」をＡＮＤ回路１４０の第２の入力端子に出力
する。
【００４４】ＡＮＤ回路１４０は、上述したようにデー
タのシフト毎に遅延素子Ｔ０の遅延結果が入力され、こ
のデータが「１」（誤り有）で、なおかつＮＯＲ回路１
３０の出力が「１」の時（誤り無）に、「１」を出力す
る。
タのシフト毎に遅延素子Ｔ０の遅延結果が入力され、こ
のデータが「１」（誤り有）で、なおかつＮＯＲ回路１
３０の出力が「１」の時（誤り無）に、「１」を出力す
る。
【００４５】すなわち、ＣＲＣ逆演算回路１２０は、誤
りビットが所定の位置にきた場合に、誤り検出信号とし
て「１」を出力する。この誤り検出信号は後述の誤り訂
正器５００に入力される。
りビットが所定の位置にきた場合に、誤り検出信号とし
て「１」を出力する。この誤り検出信号は後述の誤り訂
正器５００に入力される。
【００４６】第１のセレクタ２００は、データ出力レー
トクロック、伝送レートクロックおよび演算用クロック
がそれぞれ入力され、これらのクロックの内いずれか１
つを選択的に双方向シフトレジスタ４００に入力する。
トクロック、伝送レートクロックおよび演算用クロック
がそれぞれ入力され、これらのクロックの内いずれか１
つを選択的に双方向シフトレジスタ４００に入力する。
【００４７】第２のセレクタ３００は、受信データと、
後述の誤り訂正器５００にて訂正されたデータが入力さ
れ、いずれか一方を選択的に双方向シフトレジスタ４０
０のデータ入力端子に入力する。
後述の誤り訂正器５００にて訂正されたデータが入力さ
れ、いずれか一方を選択的に双方向シフトレジスタ４０
０のデータ入力端子に入力する。
【００４８】双方向シフトレジスタ４００は、第２のセ
レクタ３００を介して入力される受信データを有効ビッ
ト数分だけ記憶するシフトレジスタであって、第１のセ
レクタ２００からのクロックに応じて読み込んだデータ
を双方向（読み込んだ順序、あるいは読み込んだ順序と
は逆の順序）に出力することが可能なシフトレジスタで
ある。
レクタ３００を介して入力される受信データを有効ビッ
ト数分だけ記憶するシフトレジスタであって、第１のセ
レクタ２００からのクロックに応じて読み込んだデータ
を双方向（読み込んだ順序、あるいは読み込んだ順序と
は逆の順序）に出力することが可能なシフトレジスタで
ある。
【００４９】誤り訂正器５００は、例えばＥＸ−ＯＲゲ
ートからなり、前述の誤りビット検出回路１００から誤
り検出信号（「１」）が入力される場合に、双方向シフ
トレジスタ４００から読み込んだ順序とは逆の順序で出
力されるデータに対して反転処理を施してデータ訂正を
行なう。
ートからなり、前述の誤りビット検出回路１００から誤
り検出信号（「１」）が入力される場合に、双方向シフ
トレジスタ４００から読み込んだ順序とは逆の順序で出
力されるデータに対して反転処理を施してデータ訂正を
行なう。
【００５０】上記構成における誤り訂正回路の動作を以
下に説明する。図示しない受信部からの受信データが、
伝送レートクロックによって誤りビット検出回路１００
と、第２のセレクタ３００を介して双方向シフトレジス
タ４００に入力される。
下に説明する。図示しない受信部からの受信データが、
伝送レートクロックによって誤りビット検出回路１００
と、第２のセレクタ３００を介して双方向シフトレジス
タ４００に入力される。
【００５１】誤りビット検出回路１００では、受信デー
タが伝送レートクロックによってＣＲＣ符号化回路１１
０に入力され、図４に示したような生成多項式の周期分
のデータのうち、有効ビット数分の受信データＹh (x)
に対する剰余多項式Ｓh (x)が求められる。この剰余多
項式Ｓh (x) （遅延素子Ｓ０〜Ｓ１５のデータ）は、Ｃ
ＲＣ逆演算回路１２０の対応する遅延素子Ｔ０〜Ｔ１５
にそれぞれ入力される。
タが伝送レートクロックによってＣＲＣ符号化回路１１
０に入力され、図４に示したような生成多項式の周期分
のデータのうち、有効ビット数分の受信データＹh (x)
に対する剰余多項式Ｓh (x)が求められる。この剰余多
項式Ｓh (x) （遅延素子Ｓ０〜Ｓ１５のデータ）は、Ｃ
ＲＣ逆演算回路１２０の対応する遅延素子Ｔ０〜Ｔ１５
にそれぞれ入力される。
【００５２】そして、ＣＲＣ逆演算回路１２０では、伝
送レートクロックよりも高速な演算用クロックを用いて
ＣＲＣ符号化回路１１０よりパラレル入力されたデータ
（剰余多項式Ｓh (x) ）を、ＣＲＣ符号化回路１１０と
は逆方向に巡回させることにより受信データの誤りビッ
トを検出する。
送レートクロックよりも高速な演算用クロックを用いて
ＣＲＣ符号化回路１１０よりパラレル入力されたデータ
（剰余多項式Ｓh (x) ）を、ＣＲＣ符号化回路１１０と
は逆方向に巡回させることにより受信データの誤りビッ
トを検出する。
【００５３】これに並行して、双方向シフトレジスタ４
００では、上記演算用クロックを用いて、一旦読み込ん
だ受信データを入力された順序とは逆の順序で誤り訂正
器５００に順次出力する。
００では、上記演算用クロックを用いて、一旦読み込ん
だ受信データを入力された順序とは逆の順序で誤り訂正
器５００に順次出力する。
【００５４】すなわち、このような双方向シフトレジス
タ４００からの受信データの出力動作と、誤りビット検
出回路１００の誤り検出動作は、ともに演算用クロック
に同期して行なわれる。
タ４００からの受信データの出力動作と、誤りビット検
出回路１００の誤り検出動作は、ともに演算用クロック
に同期して行なわれる。
【００５５】このため、双方向シフトレジスタ４００か
ら誤りビットのデータが出力されると同時に、誤りビッ
ト検出回路１００が誤りを検出する。このため、上記誤
りビットのデータが誤り訂正器５００において訂正され
ることになる。
ら誤りビットのデータが出力されると同時に、誤りビッ
ト検出回路１００が誤りを検出する。このため、上記誤
りビットのデータが誤り訂正器５００において訂正され
ることになる。
【００５６】このように、双方向シフトレジスタ４００
から出力された受信データは、誤り訂正器５００を介す
ることにより誤り訂正が施され、第２のセレクタ３００
を介して再び双方向シフトレジスタ４００に入力され
る。
から出力された受信データは、誤り訂正器５００を介す
ることにより誤り訂正が施され、第２のセレクタ３００
を介して再び双方向シフトレジスタ４００に入力され
る。
【００５７】やがて、双方向シフトレジスタ４００に読
み込まれた有効ビット数分の受信データが一巡して誤り
ビットの訂正が終わると、データ出力レートクロックを
用いて受信データを読み込んだ順序で後段の信号処理部
（図示しない）に出力する。
み込まれた有効ビット数分の受信データが一巡して誤り
ビットの訂正が終わると、データ出力レートクロックを
用いて受信データを読み込んだ順序で後段の信号処理部
（図示しない）に出力する。
【００５８】以上のように、上記構成の誤り訂正回路で
は、生成多項式Ｇ(x) を用いて有効ビット数分の受信デ
ータＹh (x) の剰余多項式Ｓh (x) を求める。そして、
この剰余多項式Ｓh (x) にx -1をかけて生成多項式Ｇ
(x) で割る演算を繰り返す。これにより、受信した有効
ビット数分の受信データに対して、受信した順序とは逆
の順序で誤りビットの検出を行ない、誤り訂正を行なう
ようにしている。
は、生成多項式Ｇ(x) を用いて有効ビット数分の受信デ
ータＹh (x) の剰余多項式Ｓh (x) を求める。そして、
この剰余多項式Ｓh (x) にx -1をかけて生成多項式Ｇ
(x) で割る演算を繰り返す。これにより、受信した有効
ビット数分の受信データに対して、受信した順序とは逆
の順序で誤りビットの検出を行ない、誤り訂正を行なう
ようにしている。
【００５９】したがって、上記構成の誤り訂正回路によ
れば、剰余多項式Ｓh (x) を求めたのち、有効ビット数
分のクロック数で誤りビット検出／訂正ができるため、
誤り訂正に要する遅延時間は従来に比して大幅に短縮さ
れることになる。
れば、剰余多項式Ｓh (x) を求めたのち、有効ビット数
分のクロック数で誤りビット検出／訂正ができるため、
誤り訂正に要する遅延時間は従来に比して大幅に短縮さ
れることになる。
【００６０】また、従来、遅延に起因してエコーが発生
するためエコーサプレス回路などを用いてエコーを除去
していたが、遅延時間の短縮によりこの類いの回路が不
要となるため、回路規模の縮小化に寄与することができ
る。また、パラレル演算回路を用いていないため、回路
規模の増大を招く虞もない。
するためエコーサプレス回路などを用いてエコーを除去
していたが、遅延時間の短縮によりこの類いの回路が不
要となるため、回路規模の縮小化に寄与することができ
る。また、パラレル演算回路を用いていないため、回路
規模の増大を招く虞もない。
【００６１】尚、この発明は上記実施の形態に限定され
るものではない。例えば、上記実施の形態では、誤りビ
ットのデータを訂正するのに、読み込んだデータを双方
向に出力可能なシフトレジスタを用いて訂正するように
したが、カウンタ回路やデコーダ回路を組合わせること
により誤りビットを訂正するようにしてもよい。
るものではない。例えば、上記実施の形態では、誤りビ
ットのデータを訂正するのに、読み込んだデータを双方
向に出力可能なシフトレジスタを用いて訂正するように
したが、カウンタ回路やデコーダ回路を組合わせること
により誤りビットを訂正するようにしてもよい。
【００６２】以下、図３を参照して、第２の実施例につ
いて説明する。この図に示す誤り訂正回路は、前述の誤
りビット検出回路１００と、フリップフロップ６００
と、セレクタ７００と、誤りビット訂正回路８００と、
カウンタ回路９１０と、デコーダ回路９２０とからな
る。
いて説明する。この図に示す誤り訂正回路は、前述の誤
りビット検出回路１００と、フリップフロップ６００
と、セレクタ７００と、誤りビット訂正回路８００と、
カウンタ回路９１０と、デコーダ回路９２０とからな
る。
【００６３】誤りビット検出回路１００は、第１に実施
形態と同様に受信データと、伝送レートクロック信号
と、演算用クロック信号がそれぞれ入力され、受信デー
タの誤りビットを検出する。誤りビット検出回路１００
からの誤りビット検出を示す信号は同期用のフリップフ
ロップ６００を介して、カウンタ回路９１０に入力され
る。
形態と同様に受信データと、伝送レートクロック信号
と、演算用クロック信号がそれぞれ入力され、受信デー
タの誤りビットを検出する。誤りビット検出回路１００
からの誤りビット検出を示す信号は同期用のフリップフ
ロップ６００を介して、カウンタ回路９１０に入力され
る。
【００６４】セレクタ７００は、データ出力レートクロ
ック、および伝送レートクロックがそれぞれ入力され、
これらのクロックの内いずれか一方を選択的に誤りビッ
ト訂正回路８００に入力する。
ック、および伝送レートクロックがそれぞれ入力され、
これらのクロックの内いずれか一方を選択的に誤りビッ
ト訂正回路８００に入力する。
【００６５】誤りビット訂正回路８００は、有効ビット
数分のＤ−フリップフロップがそれぞれデータを反転さ
せるためのＥＸ−ＯＲゲートを介してシリアルに接続さ
れたバッファ回路で、セレクタ７００からのクロックに
応じて受信データの入出力を行なう。また、上記ＥＸ−
ＯＲゲートにはデコーダ回路９２０からの反転制御信号
が必要に応じて入力される。
数分のＤ−フリップフロップがそれぞれデータを反転さ
せるためのＥＸ−ＯＲゲートを介してシリアルに接続さ
れたバッファ回路で、セレクタ７００からのクロックに
応じて受信データの入出力を行なう。また、上記ＥＸ−
ＯＲゲートにはデコーダ回路９２０からの反転制御信号
が必要に応じて入力される。
【００６６】カウンタ回路９１０は、上述したように誤
りビット検出回路１００からの誤り検出を示す信号がフ
リップフロップ６００を介して入力され、誤りビット検
出回路１００の誤りビット検出動作開始から誤り検出ま
でに要した演算用クロック数をカウントする。
りビット検出回路１００からの誤り検出を示す信号がフ
リップフロップ６００を介して入力され、誤りビット検
出回路１００の誤りビット検出動作開始から誤り検出ま
でに要した演算用クロック数をカウントする。
【００６７】デコーダ回路９２０は、カウンタ回路９１
０で求められたカウント値が入力され、このカウント値
をデコードして誤りビットを記憶するＤ−フリップフロ
ップを求める。そして、このフリップフロップに対応す
るＥＸ−ＯＲゲートに反転制御信号を入力する。
０で求められたカウント値が入力され、このカウント値
をデコードして誤りビットを記憶するＤ−フリップフロ
ップを求める。そして、このフリップフロップに対応す
るＥＸ−ＯＲゲートに反転制御信号を入力する。
【００６８】上記構成における誤り訂正回路の動作を以
下に説明する。図示しない受信部からの受信データが、
伝送レートクロックによって誤りビット検出回路１００
と、誤りビット訂正回路８００に入力される。
下に説明する。図示しない受信部からの受信データが、
伝送レートクロックによって誤りビット検出回路１００
と、誤りビット訂正回路８００に入力される。
【００６９】誤りビット検出回路１００は、前述の第１
の実施形態で説明したように、伝送レートクロックより
も高速な演算用クロックを用いて受信データの誤りビッ
トを検出する。
の実施形態で説明したように、伝送レートクロックより
も高速な演算用クロックを用いて受信データの誤りビッ
トを検出する。
【００７０】この時、カウンタ回路９１０は、誤りビッ
ト検出回路１００の誤りビット検出動作開始から誤り検
出までに要した演算用クロック数をカウントし、カウン
ト結果をデコーダ回路９２０に入力する。これに対し
て、デコーダ回路９２０は、上記カウント値をデコード
して誤りビットを記憶するＤ−フリップフロップを求め
る。
ト検出回路１００の誤りビット検出動作開始から誤り検
出までに要した演算用クロック数をカウントし、カウン
ト結果をデコーダ回路９２０に入力する。これに対し
て、デコーダ回路９２０は、上記カウント値をデコード
して誤りビットを記憶するＤ−フリップフロップを求め
る。
【００７１】やがて、誤りビット検出回路１００が誤り
ビットを検出して検出動作が終了すると、セレクタ７０
０はデータ出力用クロックを誤りビット訂正回路８００
の各Ｄ−フリップフロップに入力して誤りビット訂正回
路８００に記憶された有効ビット数分の受信データを出
力する。
ビットを検出して検出動作が終了すると、セレクタ７０
０はデータ出力用クロックを誤りビット訂正回路８００
の各Ｄ−フリップフロップに入力して誤りビット訂正回
路８００に記憶された有効ビット数分の受信データを出
力する。
【００７２】また、これと同時に、デコーダ回路９２０
が求めておいた誤りビットを記憶するＤ−フリップフロ
ップに対応するＥＸ−ＯＲゲートに反転制御信号を入力
する。これにより、誤りビットのデータが反転され、誤
り訂正が行なわれる。
が求めておいた誤りビットを記憶するＤ−フリップフロ
ップに対応するＥＸ−ＯＲゲートに反転制御信号を入力
する。これにより、誤りビットのデータが反転され、誤
り訂正が行なわれる。
【００７３】以上のように、上記構成の誤り訂正回路で
は、誤りビット検出回路１００の誤りビット検出動作開
始から誤り検出までに要した演算用クロック数から誤り
ビットの位置を特定し、誤りビット訂正回路８００に記
憶される受信データに対して訂正を施すようにしてい
る。このような誤りビットの訂正回路であっても、前述
の第１の実施形態と同様に、誤りビット検出／訂正に要
する遅延時間を短縮することができる。
は、誤りビット検出回路１００の誤りビット検出動作開
始から誤り検出までに要した演算用クロック数から誤り
ビットの位置を特定し、誤りビット訂正回路８００に記
憶される受信データに対して訂正を施すようにしてい
る。このような誤りビットの訂正回路であっても、前述
の第１の実施形態と同様に、誤りビット検出／訂正に要
する遅延時間を短縮することができる。
【００７４】尚、以上の実施形態ではCCITT CRC-16の生
成多項式を用いて単一誤りの訂正を行なう場合を例に説
明を行なったが、他誤り訂正機能を有するのＣＲＣ生成
多項式を用いても同様の効果が期待できることはいうま
でもない。また、この発明は単一誤りの訂正を行なう場
合に限定されるものではなく、２ビット以上の誤りを訂
正する誤り訂正回路に適用することも可能である。
成多項式を用いて単一誤りの訂正を行なう場合を例に説
明を行なったが、他誤り訂正機能を有するのＣＲＣ生成
多項式を用いても同様の効果が期待できることはいうま
でもない。また、この発明は単一誤りの訂正を行なう場
合に限定されるものではなく、２ビット以上の誤りを訂
正する誤り訂正回路に適用することも可能である。
【００７５】その他、この発明の要旨を逸脱しない範囲
で種々の変形を施しても同様に実施可能であることはい
うまでもない。
で種々の変形を施しても同様に実施可能であることはい
うまでもない。
【００７６】
【発明の効果】以上述べたように、この発明では、有効
ビット数分の多項式Ｙh (x) を生成多項式Ｇ(x) で割っ
た時の剰余項Ｓh (x) に対して、x -1を掛けて生成多項
式Ｇ(x) で割る演算を繰り返して誤りビット位置を求め
るようにしている。
ビット数分の多項式Ｙh (x) を生成多項式Ｇ(x) で割っ
た時の剰余項Ｓh (x) に対して、x -1を掛けて生成多項
式Ｇ(x) で割る演算を繰り返して誤りビット位置を求め
るようにしている。
【００７７】したがって、この発明によれば、ＣＲＣ生
成多項式の周期回数分の計算を行なわなくても、最大で
も有効ビット数分の演算を行なえば上記誤りビットの位
置を検出することができる。このため、パラレル演算回
路を用いた場合のように回路規模を増大させることな
く、誤り検出および訂正に要する時間を短縮することが
可能な誤り検出回路および誤り訂正回路を提供できる。
成多項式の周期回数分の計算を行なわなくても、最大で
も有効ビット数分の演算を行なえば上記誤りビットの位
置を検出することができる。このため、パラレル演算回
路を用いた場合のように回路規模を増大させることな
く、誤り検出および訂正に要する時間を短縮することが
可能な誤り検出回路および誤り訂正回路を提供できる。
【図１】この発明に係わる誤り訂正回路の第１の実施の
形態の構成を示す回路ブロック図。
形態の構成を示す回路ブロック図。
【図２】図１に示した誤り訂正回路の誤りビット検出回
路の構成を示す回路ブロック図。
路の構成を示す回路ブロック図。
【図３】この発明に係わる誤り訂正回路の第２の実施の
形態の構成を示す回路ブロック図。
形態の構成を示す回路ブロック図。
【図４】従来の誤り訂正回路の構成を示す回路ブロック
図。
図。
【図５】CCITT CRC-16をＣＲＣ符号として使用するデジ
タル通信の信号フォーマットを説明するための図。
タル通信の信号フォーマットを説明するための図。
１００…誤りビット検出回路 １１０…ＣＲＣ符号化回路 １１１〜１１３，１２１，１２２…ＥＸ−ＯＲゲート １２０…ＣＲＣ逆演算回路 １３０…ＮＯＲ回路 １４０…ＡＮＤ回路 ２００…第１のセレクタ ３００…第２のセレクタ ４００…双方向シフトレジスタ ５００…誤り訂正器 ６００…フリップフロップ ７００…セレクタ ８００…誤りビット訂正回路 ９１０…カウンタ回路 ９２０…デコーダ回路 Ｓ０〜Ｓ１５，Ｔ０〜Ｔ１５…遅延素子
Claims (4)
- 【請求項１】 受信多項式Ｙ(x) に含まれる有効ビット
数分の多項式Ｙh (x) をＣＲＣ生成多項式Ｇ(x) で割っ
た時の剰余項Ｓh (x) を求める符号化手段と、 この符号化手段で求めた剰余項Ｓh (x) に対して、x -1
を掛けてＣＲＣ生成多項式Ｇ(x) で割る演算を繰り返し
て誤りビット位置を求める誤り検出手段とを具備するこ
とを特徴とする誤り検出回路。 - 【請求項２】 前記誤り検出手段は、前記剰余項Ｓ
h (x) に対して、x -1を掛けてＣＲＣ生成多項式Ｇ(x)
で割る演算を繰り返した回数から誤りビット位置を求め
ることを特徴とする請求項１に記載の誤り検出回路。 - 【請求項３】 受信多項式Ｙ(x) に含まれる有効ビット
数分の多項式Ｙh (x) をＣＲＣ生成多項式Ｇ(x) で割っ
た時の剰余項Ｓh (x) を求める符号化手段と、 この符号化手段で求めた剰余項Ｓh (x) に対して、x -1
を掛けてＣＲＣ生成多項式Ｇ(x) で割る演算を繰り返し
て誤りビット位置を求める誤り検出手段と、 少なくとも前記有効ビット数分の受信データを記憶する
受信データ記憶手段と、 前記誤り検出手段にて求めた誤りビット位置に基づい
て、前記受信データ記憶手段に記憶される受信データの
誤りビットに対して、誤り訂正を行なう誤り訂正手段と
を具備することを特徴とする誤り訂正回路。 - 【請求項４】 受信多項式Ｙ(x) に含まれる有効ビット
数分の多項式Ｙh (x) をＣＲＣ生成多項式Ｇ(x) で割っ
た時の剰余項Ｓh (x) を求める符号化手段と、 この符号化手段で求めた剰余項Ｓh (x) に対して、x -1
を掛けてＣＲＣ生成多項式Ｇ(x) で割る演算を繰り返し
て誤りビットを検出する誤り検出手段と、 少なくとも前記有効ビット数分の受信データを記憶し、
この記憶した受信データを前記誤り検出手段の繰返し演
算に応じてビット単位で記憶した順とは逆の順序で出力
する受信データ記憶手段と、 前記誤り検出手段が誤りビットを検出した際に、前記受
信データ記憶手段から出力されるビットに対して誤り訂
正を行なう誤り訂正手段とを具備することを特徴とする
誤り訂正回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27887996A JP3249405B2 (ja) | 1996-09-30 | 1996-09-30 | 誤り訂正回路および誤り訂正方法 |
| US08/935,106 US6049903A (en) | 1996-09-30 | 1997-09-29 | Digital data error detection and correction system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27887996A JP3249405B2 (ja) | 1996-09-30 | 1996-09-30 | 誤り訂正回路および誤り訂正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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