JP2000269826A

JP2000269826A - 誤り検出装置及び方法

Info

Publication number: JP2000269826A
Application number: JP11068030A
Authority: JP
Inventors: Masasato Fujii; 正諭藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-29
Also published as: US6434717B1

Abstract

(57)【要約】【課題】通信機器のデコード回路において、誤り検出を
行う場合の処理遅延を抑制する構成を提供する。【解決手段】送信側のＣＲＣ回路内のフリップフロップ
の時間的遷移関係を記述する表式を変形して、該時間的
遷移関係を逆転した表式を作成し、これに基づいて、逆
ＣＲＣ回路１９を生成する。逆ＣＲＣ回路１９内の各フ
リップフロップＤ１’〜Ｄ３’には、ビタビ復号によっ
て得られたＣＲＣパリティビットを初期状態として設定
する。そして、復号データの該ＣＲＣパリティビット以
外の部分を順次入力して演算させる。全ての復号データ
が入力した時点で、送信側がＣＲＣ回路の各フリップフ
ロップに設定した初期値が逆ＣＲＣ回路１９内の各フリ
ップフロップＤ１’〜Ｄ３’に設定されていない場合に
は、初期状態検出部２０は受信データに誤りがあると判
断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、通信シス
テムや放送システムにおいて、誤り訂正符号の復号結果
の誤りを検出する装置及び方法に関する。

【０００２】

【従来の技術】近年では、携帯電話の発達がめざまし
く、その市場を急速な勢いで拡大している。このような
携帯電話では、通信装置の小型化、低消費電力化等を行
う必要があり、また、より小型で携帯に便利な携帯電話
は新しい市場を切り開くと考えられる。更には、従来の
音声通信のみではなく、文書、画像などのいわゆるマル
チメディア情報のデータ通信などもサポートすることが
できれば、その市場価値は非常に大きいものとなる。こ
のように、マルチメディア情報のデータ通信等をサポー
トする携帯電話においては、大きな通信容量が要求され
るため、できるだけ小規模で、簡単な回路構成で大容量
通信を達成できることが重要となる。そのためには、内
蔵される通信装置の小規模化、軽量化及び小型化は避け
て通れない課題となっている。

【０００３】図６は、データ通信における誤り訂正技術
の一手法である最尤復号法の一つであるビタビ復号とＣ
ＲＣパリティチェックを用いて、受信データの誤り訂正
を行う従来の受信装置の概略構成を示すブロック図であ
る。

【０００４】なお、同図では、本発明に係る要部以外の
構成の図示は省略している。ビタビ復号は、データの末
尾から復号していくため、復号後のデータも末尾から先
頭に向かって出力される。しかしながら、このままで
は、ＣＲＣチェックは不可能であり、かつ後段のデータ
処理に影響があるので、ビタビ復号器６０１から出力さ
れたデータをトレースメモリ６０３へ蓄え、その後、ト
レースメモリ６０３よりデータを先頭から読み出してす
ことにより、ビタビ復号後のデータの順序を逆転させて
から、ＣＲＣパリティチェック及び受信データ処理を行
っていた。トレースメモリ６０３から読み出された復号
データは、ＣＲＣパリティチェック部６０４に送られる
のと同時に、そのデータの種別に応じて、適切な処理回
路に送られる。例えば、制御データの場合はシリアル／
パラレル変換器６０５において、シリアル／パラレル変
換を行った後、パラレルデータを受信バッファ６０６に
書き込み、パラレルデータの書き込みが全て終了する
と、ＣＰＵ６０７が受信バッファ６０６からデータの読
み出しを開始し、当該処理を行うようにしている。

【０００５】不図示のアンテナから受信された信号は、
ＲＦ帯域からＩＦ帯域を経てベースバンド帯域に変換さ
れた後、デインタリーバ６００によって、デインタリー
ブされた後、ビタビ（ｖｉｔａｂｉ）復号器６０１に入
力される。ビタビ復号器６０１は、ビタビ復号を行うビ
タビ復号回路６０２と、トレースメモリ６０３とからな
っており、上述したように、ビタビ復号回路６０２から
出力される復号データは、復号方法の関係で、データの
末尾から先頭に向かって出力される。トレースメモリ６
０３は、ビタビ復号回路６０２から出力されるデータを
一時的に記憶し、不図示の制御部から制御を受けて、該
復号データを先頭から末尾に向かって出力する。

【０００６】まず、ビタビ復号器６０１から出力された
復号データは、ＣＲＣパリティチェック部６０４に入力
される。ＣＲＣパリティチェック部６０４は、送信側と
同じ構成のＣＲＣ回路を有するパリティチェック回路で
あり、該復号データについて、該ＣＲＣ回路によりＣＲ
Ｃビットを生成し、該生成されたＣＲＣビットと、該復
号データの最後尾のＣＲＣビットが等しいか否かを判断
することによって受信データに誤りがあるか否かを判断
する。該判断結果は、ＣＲＣパリティチェック部６０４
からＣＰＵ６０７や、画像データ等を処理するアダプタ
（ＡＤＰ）６０８に通知される。

【０００７】ＣＰＵ６０７は、受信バッファ６０６に記
憶されたデータの中から制御データを抽出し、制御デー
タの内容に従った制御を行う。また、ビタビ復号器６０
１によって復号されたデータは、アダプタ６０８やボイ
スコーデック６０９にも入力される。アダプタ６０８、
ボイスコーデック６０９は、入力される復号データを、
それぞれ、ファックス６１０、並びにＰＣ６１１及びス
ピーカ６１２を介して画像情報や、音声情報としてユー
ザに提示する。

【０００８】図７は、ビタビ復号のための畳み込み符号
化が行われる前の一般的な送信データのフォーマットを
示す図である。同図に示されるように、送信側では、送
信すべきデータ（原データ）６１５の後ろにＣＲＣビッ
ト６１６を付加して、受信側が受信データについてＣＲ
Ｃチェックを行い、受信データの誤りを検出できるよう
にしている。もし、受信データに誤りを検出した場合に
は、受信端末は、送信局に同じデータを再送するように
要求するなどの処理を行う。

【０００９】図８は、送信側に設けられたＣＲＣ回路６
１９の構成を示すブロック図である。図８のＣＲＣ回路
６１９はフリップフロップ６２０（Ｄ１）〜６２２（Ｄ
３）と、出力データを制御するセレクタ６２５と、ＥＸ
ＯＲ６２３，ＥＸＯＲ６２４の排他的論理和演算器から
構成される。

【００１０】データ６１５が入力される前に、ＣＲＣ
（演算）回路６１９内のフリップフロップ６２０〜６２
２は初期化（全て“０”等）される。その後、データ６
１５を１ビットづつ入力していきＣＲＣ演算を行う。入
力データは、ＥＸＯＲ６２４を介してＣＲＣ回路に取り
込まれ、入力データ全体をＣＲＣ演算することによって
ＣＲＣパリティビットを生成する。ただし、ＣＲＣ演算
を行っている間にセレクタ６２５が選択するのは端子ａ
の方なので、出力データは入力データと同じデータにな
る。そして、データ６１５が最後まで入力されたときの
ＣＲＣ回路内のフリップフロップ６２０〜６２２の状態
がＣＲＣパリティビット６１６になる。同図では、３ビ
ットのＣＲＣパリティビット６１６を生成する回路の場
合を示している。入力データが全て出力されると、セレ
クタ６２５は端子ｂを選択しＤ３（フリップフロップ６
２２）→Ｄ２（フリップフロップ６２１）→Ｄ１（フリ
ップフロップ６２０）の順にＣＲＣパリティビット６１
６を出力していく。ＣＲＣ回路６１６からの出力結果６
２６は、ＣＲＣ回路の後段に設けられる不図示の畳み込
み回路で畳み込み符号化され、受信側でビタビ復号可能
な符号に変換される。

【００１１】図９は、畳み込み符号化が行われた図７に
示す送信データの受信側の装置に設けられるＣＲＣパリ
ティチェック回路６２７の構成を示す図である。受信側
でＣＲＣパリティチェックを行うために、従来では、送
信側と同じ構成のＣＲＣ回路６３０を設けており、この
ＣＲＣ回路６３０でビタビ復号により得られた復号デー
タ６２９の原データ６１５に対応するデータのＣＲＣパ
リティビットを演算する。そして、ＣＲＣ回路６３０に
復号データ６２９の原データ６１５に対応するデータが
最後まで入力されたときのＣＲＣ演算結果をＣＲＣ演算
結果記憶部６３２に一時保存しておく。次に、送信側で
付加されたＣＲＣパリティビット６１６、すなわち、復
号データ６２９の最後尾のＣＲＣパリティビットを復号
データ６２９から抽出し、これを記憶部６３３に記憶す
る。そして、ＣＲＣ演算結果記憶部６３２に記憶された
ビット値と記憶部６３３に記憶されたビット値を比較部
６３１で比較して、両者が一致すれば受信データに誤り
なしと、両者が一致しなければ受信データに誤りありと
判断する。

【００１２】従来は、このように、送信側の装置に設け
られるＣＲＣ回路６１９と同じ構成のＣＲＣ回路６３０
を用いてＣＲＣパリティチェックを行い、受信データの
誤り検出を行っていた。

【００１３】図１０は、受信側における従来の受信バッ
ファの制御方法を説明する図である。図６のビタビ復号
器６０１によって復号された復号データ６２９のビット
列は、シリアル／パラレル変換器６０５にシリアル入力
される。復号データ６２９のビット列は、シリアル／パ
ラレル変換器６０５によって、所定ビット長単位でパラ
レルデータに変換された後、受信バッファ６０６に入力
される。該パラレルデータは、０番地から順に受信バッ
ファ６０６に書き込まれる。そして、不図示の制御部に
よって最後の番地（Ｎ番地：データの１パケット分の長
さに相当する）まで復号データ６２９の書き込みが完了
したかが判断され（６３６）、書き込みが完了していな
い場合には、受信バッファ６０６の書き込みアドレス
（番地）を１つインクリメントして（６３７）、次のデ
ータを受信バッファ６０６の該インクリメントにより得
られた番地に記憶する。そして、受信バッファ６０６の
Ｎ番地まで書き込みが終了したと判断された場合には、
ＣＰＵへ受信バッファ６０６の読み出し許可を通知する
（６３８）。

【００１４】

【発明が解決しようとする課題】上述したように、ビタ
ビ復号器６０１は原データを末尾から先頭の方へ復号出
力する。これは、ビタビ復号器６０１がデータの最後か
ら最尤判定しながらさかのぼって復号しているためであ
る。ところが、図９に示したＣＲＣパリティチェック回
路は送信側と同じ構成のＣＲＣ回路６３０でＣＲＣパリ
ティビットを求めているために、ＣＲＣ回路６３０へ入
力させる復号データは先頭から末尾の順に入力させるよ
うにしなければならない。このため、ビタビ復号器６０
１により復号されたデータをＣＲＣパリティチェック部
６０４に入力させる前に該復号データのビット順序を入
れ替える（逆順にする）ためにトレースメモリ６０３を
設ける必要があった。更に、このトレースメモリ６０３
にアクセスする必要があるために処理遅延が発生してい
た。

【００１５】本発明の課題は、処理遅延が小さくかつ回
路小規模化・低消費電力化が可能な、誤り検出装置を提
供することである。

【００１６】

【課題を解決するための手段】本発明の装置は、データ
と該データの後に付加された該データのパリティビット
から成る通報を符号化することによって得られた符号の
復号結果を入力して、該復号結果の誤りを検出する誤り
検出装置であって、該復号結果のビット列を復号順に入
力し、該ビット列内の該パリティビットの復号値を初期
値として、該ビット列内の該パリティビットの復号値以
外の全ビットに対して、該パリティビットを生成する演
算過程と逆の演算過程を行う演算手段と、該演算手段の
最終演算結果が該パリティビットを生成する演算過程の
初期状態と一致するか否かを検出することにより、上記
復号結果が誤りであるか否かを判断する判断手段とを備
えることを特徴とする。

【００１７】本発明の方法は、データと該データの後に
付加された該データのパリティビットから成る通報を符
号化することによって得られた符号の復号結果を入力し
て、該復号結果の誤りを検出する誤り検出方法であっ
て、（ａ）該復号結果のビット列を復号順に入力するス
テップと、（ｂ）該ビット列内の該パリティビットの復
号値を初期値として、該ビット列内の該パリティビット
の復号値以外の全ビットに対して，該パリティビットを
生成する演算過程と逆の演算過程を行うステップと、
（ｃ）ステップ（ｂ）の演算によって得られた最終演算
結果が該パリティビットを生成する演算過程の初期状態
と一致するか否かを検出することにより、上記復号結果
が誤りであるか否かを判断するステップとを備えること
を特徴とする。

【００１８】本発明によれば、復号処理によって、原デ
ータがその末尾から先頭に向かって復号される場合にお
いて、復号データのビット列を復号順に、順次、入力
し、復号データの誤り検出を行うことができるので、従
来必要であったトレースメモリを省略することができ、
誤り検出装置の小型化並びに低消費電力化、及び処理の
高速化を実現することができる。

【００１９】

【発明の実施の形態】本発明の実施形態によれば、ビタ
ビ復号器から復号されてくるデータのビット順序、ＣＲ
Ｃ回路の初期値及びＣＲＣ演算結果の関係を利用するこ
とにより、従来必要であったトレースメモリを不要と
し、該トレースメモリに対してアクセスする時間を削減
することにより、受信データの誤り検出に要する処理遅
延を大幅に短縮することが可能となる。

【００２０】すなわち、本発明の実施形態では、ＣＲＣ
回路の初期値とビタビ復号データ及びＣＲＣ演算結果の
関係を利用して、該ビタビ復号データを復号順に入力し
てもＣＲＣパリティチェック可能となる回路（以下、逆
ＣＲＣ回路と呼ぶ）を提案する。

【００２１】この回路をＣＲＣパリティチェックに用い
ることで、従来、必要であったトレースメモリを省くこ
とが可能となる。図１は、本発明の逆ＣＲＣ回路の実施
形態が適用される通信端末の一例であるＣＤＭＡ携帯端
末の全体の回路構成を示すブロック図である。

【００２２】本発明の実施形態は、図１のＣＨ−ＣＯＤ
ＥＣ部１０における点線で囲まれた部分１０Ａに逆ＣＲ
Ｃ回路を適用するものである。この部分１０Ａでは、回
路の小規模化及び処理の高速化のために可能な限りメモ
リを減らし、迅速に処理データを次段のブロックに送る
ことが必要とされる。

【００２３】アンテナ１では、基地局から送信されてく
る無線信号を受信する。アンテナ１は１つだけ図示され
ているが、実際には、ダイバーシチ受信を行うために複
数の各受信系（ブランチ毎）が設けられている。アンテ
ナ１で受信されたＲＦ信号は、受信部２の電力増幅器Ｐ
Ａによって増幅されたのち、ＩＦ帯域の信号に変換され
るために、局部発振周期波と乗算される。更に、ＡＧＣ
増幅器によって電力が調整され、ベースバンド信号に変
換されて直交同期検波される。直交同期検波することに
よって、位相が０°と９０°であるキャリアに乗せられ
て送られてきた信号は、それぞれのキャリアに対するＩ
信号及びＱ信号に再生される。そして、ダイバーシチ受
信におけるブランチの選択がダイバーシチ選択部１８に
よって行われ、デモジュレータ４に入力される。サーチ
ャ３は、デモジュレータ４に入力されたＩ、Ｑ信号か
ら、逆拡散するタイミングと逆拡散に使用すべき符号を
決定し、逆拡散部に通知する。逆拡散部はサーチャ３か
らの通知に従って逆拡散を行う。そして、レイク（ＲＡ
ＫＥ）受信された信号は、ＣＨ−ＣＯＤＥＣ部１０に入
力される。

【００２４】ＣＨ−ＣＯＤＥＣ部１０では、複数のスロ
ットに分割されて送信されてきたデータを１つのデータ
とすべくスロット合成を行い、デインタリーブした後、
ビタビ復号、ＣＲＣパリティチェックを行って、データ
分離・合成部７に入力する。ＣＰＵインタフェース６を
介してＣＰＵ５によって制御されるデータ分離・合成部
７では、受信されたデータが合成され、音声コーデック
９やアダプタ８に送られ、それらによって画像情報や音
声情報として再生される。

【００２５】逆に、音声コーデック９やアダプタ８に入
力された画像情報や音声情報は、データ分離・合成部７
に送られ、データ分離・合成部７は、ＣＰＵ５の制御の
下で、それらの情報を送信用のデータに加工する。そし
て、該加工により得られたデータはＣＨ−ＣＯＤＥＣ部
１０において、ＣＲＣビットが付加され、畳み込み符号
化された後、インタリーブされ、送信用のスロットに分
解される。このとき、局部発信器１４から出力された周
期波は、自動周波数制御部１３によって特定のチャネル
の周波数に変換される。自動周波数制御部１３はチャネ
ル推定部１２が推定したチャネルの周波数情報に基づい
て、送信すべきチャネルの周波数に局部発信器１４から
の周期波を変換するものである。更に、信号対雑音比測
定部１１で、搬送波となるべき周波数変換された局部発
信器１４からの周期波の強度を調整して、ＣＨ−ＣＯＤ
ＥＣ部１０に入力する。各スロットに分解されたデータ
は、モジュレータ１５において、ＱＰＳＫ拡散変調され
た後、更にＱＰＳＫ変調される。そして、送信部１６
で、直交変調され、ＲＦ信号に変換されてからアンテナ
１７より送信される。

【００２６】図２は、本発明の逆ＣＲＣ回路の一実施形
態の回路構成を示すブロック図である。本実施形態の逆
ＣＲＣ回路１９は、図８のＣＲＣ回路の演算を逆に行う
ものである。

【００２７】同図において、２個の排他的論理和演算器
５１、５２、及び該排他的論理和演算器５２を介して接
続された３段のフリップフロップＤ１’〜Ｄ３’は、い
わゆる、線形フィードバックシフトレジスタを構成して
いる。

【００２８】この線形フィードバックシフトレジスタ
は、復号結果（ＣＲＣパリティビット以外のビタビ復号
結果）とフリップフロップの出力が入力され、それらの
入力値の排他的論理和を演算する排他的論理和演算器５
１、該排他的論理和演算器５１の演算結果を入力とし、
保持している値を排他的論理和演算器５２に出力するフ
リップフロップＤ３’，該フリップフロップＤ３’の出
力以外にフリップフロップＤ１’の出力が入力され、そ
れらの入力値の排他的論理和を演算する排他的論理和演
算器５２、該排他的論理和演算器５２の演算結果を入力
し、保持している値をフリップフロップＤ１’に出力す
るフリップフロップＤ２’、及び該フリップフロップＤ
２’の出力を入力し、保持している値を排他的論理和演
算器５１に出力するフリップフロップＤ１’から構成さ
れている。

【００２９】上記のように、排他的論理和演算器５１、
フリップフロップＤ３’、排他的論理和演算器５２、フ
リップフロップＤ２’及びフリップフロップＤ１’は、
フィードバックループを構成しており、排他的論理和演
算器５１は後述する（１）”式の論理演算を行い。排他
的論理和演算器５２は後述する（３）”の論理演算を行
う。また、フリップフロップＤ１’〜Ｄ３’は、クロッ
ク端子に不図示のクロック信号が入力されるＤＴフリッ
プフロップであり、入力データを１クロック遅延させて
次段に出力する遅延素子である。これらの、フリップフ
ロップＤ１’〜Ｄ３’には、不図示の制御部によって、
ビタビ復号されたＣＲＣパリティビットの値が、初期値
として設定される。

【００３０】ＡＬＬ０検出部２０は、排他的論理和演算
器５１に復号結果が全て入力され、逆ＣＲＣ演算回路１
９の該復号結果に対する演算が終了すると、各フリップ
フロップＤ１’〜Ｄ３’の保持値を読み出し、それらの
保持値が全て“０”であれば復号結果が正（受信データ
に誤り無し）、全て“０”でなければ復号結果が誤（受
信データに誤り有り）と判断する。

【００３１】まず、逆ＣＲＣ回路１９内のフリップフロ
ップＤ１’〜Ｄ３’に、図８のＣＲＣ回路６１９で求め
た演算結果（ＣＲＣパリティビット）を入力する。この
ＣＲＣパリティビットには、受信信号をビタビ復号した
結果得られる、データを使用する。この操作が逆ＣＲＣ
回路の初期化になる。次に、ビタビ復号によって得られ
る復号データのビット列を、ビタビ復号器から出力され
た順番に排他論理和演算器５１に入力していく。復号デ
ータが全て排他論理和演算器５１に入力されると、ＡＬ
Ｌ０検出部２０は、フリップフロップＤ１’〜Ｄ３’の
状態が図８のＣＲＣ回路６１９のフリップフロップＤ１
〜Ｄ３の初期値（全て“０”）となっているか検出し、
該初期値となっていれば、受信データに誤りなし、全て
“０”でなければ受信データに誤りありと判断する。

【００３２】次に、逆ＣＲＣ回路１９のＣＲＣパリティ
ビットの生成方法を、図３を参照しながら説明する。図
３は、図８の従来のＣＲＣ回路２５を示す図である。

【００３３】なお、ＣＲＣ回路は、同図のような構成で
なくても、他の構成の線形フィードバックシフトレジス
タでも良く、本実施形態の逆ＣＲＣ回路の生成方法は、
ＣＲＣ回路の構成に応じて柔軟に変更可能である。

【００３４】ある時刻ｔでのＣＲＣ回路２５内のフリッ
プフロップの状態をＤ１＝Ｄ１（ｔ）、Ｄ２＝Ｄ２
（ｔ）、Ｄ３＝Ｄ３（ｔ）とする。ここで、入力データ
ｄｔ（ｔ）が入力された後の時刻ｔ＋１でのＣＲＣ回路
２５内のフリップフロップＤ１〜Ｄ３の状態はＤ１（ｔ＋１）＝Ｄ３（ｔ）ｘｏｒｄｔ（ｔ）・・・（１）Ｄ２（ｔ＋１）＝Ｄ１（ｔ）・・・（２）Ｄ３（ｔ＋１）＝Ｄ２（ｔ）ｘｏｒＤ１（ｔ＋１）・・・（３）（ｘｏｒ：排他的論理和）となる。逆に、時刻ｔ＋１か
ら時刻ｔのフリップフロップＤ１〜Ｄ３の状態を求める
ためには、上記（１）〜（３）式の右辺をＤ３（ｔ）、
Ｄ１（ｔ）、Ｄ２（ｔ）のみで表せば良い。（１）式の
場合、両辺についてｄｔ（ｔ）との排他的論理和をとる
と、Ｄ１（ｔ＋１）ｘｏｒｄｔ（ｔ）＝Ｄ３（ｔ）ｘ
ｏｒｄｔ（ｔ）ｘｏｒｄｔ（ｔ）・・・（１）’と
なる。

【００３５】同じ値の排他的論理和（（１）’式の場合
は、ｄｔ（ｔ）ｘｏｒｄｔ（ｔ））は０になるので、
（１）’式は次の（１）’’式に変形される。Ｄ３（ｔ）＝Ｄ１（ｔ＋１）ｘｏｒｄｔ（ｔ）・・・（１）’’ 同様にして、（２）、（３）式から、それぞれ、
（２）’’、（３）’’が得られる。

【００３６】Ｄ１（ｔ）＝Ｄ２（ｔ＋１）・・・（２）’’ Ｄ２（ｔ）＝Ｄ３（ｔ＋１）ｘｏｒＤ１（ｔ＋１）・・・（３）’’ これら（１）’’、（２）’’、（３）’’の論理式の
演算回路をフリップフロップＤ１’〜Ｄ３’とＥＸＯＲ
５１，５２で構成したのが、図２に示した逆ＣＲＣ回路
１９である。

【００３７】また、他の構成ＣＲＣ回路についても上記
に示したように、まず、送信側のＣＲＣ回路の状態推移
を記述し、次に、該ＣＲＣ回路の状態推移を時間的に逆
に辿るような論理記述式を作成し、該論理記述式を基に
して逆ＣＲＣ回路を構成すれば、送信側の任意の構成の
ＣＲＣ回路に対応する逆ＣＲＣ回路を構成することがで
きる。更に、ＣＲＣ符号でなくても、送信側で、送信す
べきデータの各ビットの論理演算により生成される符号
であって、受信側で、当該符号が正しく受信されている
かを検査可能な符号であれば、上記方法を援用すること
により、逆符号生成回路を生成し、受信符号の誤り検査
を行うことができる。

【００３８】以下に、上記ＣＲＣ回路２５及び上記逆Ｃ
ＲＣ回路１９の動作についての具体例を示す。例えば、
図３において、データｄｔ（ｔ）として順に“１”、
“１”、“１”、“０”、“０”の５ビットのデータが
シリアル入力された場合を示す。ＣＲＣ回路２５の各フ
リップフロップＤ１〜Ｄ３を初期化（全て“０”）した
後、データの先頭“１”が入力されれば、ＣＲＣ回路２
５内のＥＸＯＲ２１ではフリップフロップＤ３の状態の
“０”と入力データ“１”の排他的論理和を計算して
“１”となる。ＥＸＯＲ２２では、先ほどのＥＸＯＲ２
１の計算結果の“１”とＤ２の状態“０”との排他的論
理和を計算して“１”となる。この結果、次のタイムス
ロットにおいてはフリップフロップＤ１〜Ｄ３には、そ
れぞれＥＸＯＲ２１、Ｄ１、ＥＸＯＲ２２の値が入力さ
れるため、Ｄ１＝１、Ｄ２＝０、Ｄ３＝１となる。以降
の入力データについても、同様の操作を繰り返すこと
で、ＣＲＣ演算が実行される。入力データ毎のＣＲＣ回
路２５のフリップフロップＤ１〜Ｄ３、ＥＸＯＲ２１、
ＥＸＯＲ２２の状態の推移を表１に示す。

【００３９】

【表１】

【００４０】表１に示すように、ＣＲＣ回路２５の、Ｃ
ＲＣ演算結果は、ＣＲＣ回路２５にデータが最後まで入
力された時点におけるフリップフロップＤ１〜Ｄ３の状
態（Ｄ１、Ｄ２、Ｄ３）＝（０，０，１）になる。

【００４１】逆ＣＲＣ回路１９では、このＣＲＣ演算結
果（Ｄ１、Ｄ２、Ｄ３）＝（０，０，１）をフリップフ
ロップＤ１’〜Ｄ３’に入力する。その後、データを末
尾から先頭の方へ“０”、“０”、“１”、“１”、
“１”と順に入力していく。入力データ毎の逆ＣＲＣ回
路１９のフリップフロップＤ１’〜Ｄ３’、ＥＸＯＲ５
１、ＥＸＯＲ５２の状態の遷移を表２に示す。

【００４２】

【表２】

【００４３】表２に示すように、受信データが最後まで
入力されたときの逆ＣＲＣ回路１９内のフリップフロッ
プＤ１’〜Ｄ３’の状態が、全て“０”すなわち、ＣＲ
Ｃ回路２５のフリップフロップＤ１〜Ｄ３の初期値と等
しくなっているために、受信データの末尾から先頭の方
へ逆ＣＲＣ回路１９に入力することでＣＲＣパリティチ
ェックが可能であることがわかる。

【００４４】図７に示すように、データの後ろにＣＲＣ
パリティビットが付加された後、畳み込み符号化されて
送信されてくるデータをビタビ復号すれば、ＣＲＣパリ
ティビットが先に復号され、続いて、データが末尾から
先頭の方へ順に復号されていくため、逆ＣＲＣ回路１９
を用いることによりビタビ復号データを復号順に入力し
てＣＲＣパリティチェックをすることが可能であり、図
６のトレースメモリ６０３が不要となる。

【００４５】図４は、本実施形態の逆ＣＲＣ回路１９を
使用した受信回路の本発明に係わる要部の構成を示した
ブロック図である。デインタリーバ３０によってデイン
タリーブされたデータ信号は、ビタビ復号器３１に入力
される。ビタビ復号器３１は、ビタビ復号回路３２を有
しており、デインタリーブされたデータ信号をビタビ復
号回路３２によりビタビ復号する。該ビタビ復号により
得られたデータ信号は、データの末尾から先頭に向かっ
て出力される。ビタビ復号器３１は、本実施形態の逆Ｃ
ＲＣ回路１９を実装しているため、従来のビタビ復号器
６０１とは異なりトレースメモリは設けられていない。

【００４６】ビタビ復号器３１によりビタビ復号された
データは、ＣＲＣパリティチェック部３３に入力され
る。ＣＲＣパリティチェック部３３は、前述の逆ＣＲＣ
回路１９よりなっており、入力されるビタビ復号データ
を順次入力しながら、受信データのパリティチェックを
行う。そして、ＣＲＣパリティチェック部３３は、パリ
ティチェックの結果を、ＣＰＵ３６及びアダプタ３７に
出力する。

【００４７】また、ビタビ復号器３１によりビタビ復号
されたデータは、シリアル／パラレル変換器３４に入力
される。シリアル／パラレル変換器３４は、入力される
ビタビ復号データをシリアル／パラレル変換し、該変換
により得られたパラレルデータを受信バッファ３５に入
力する。受信バッファ３５に、１パケット分のデータが
入力されると、ＣＰＵ３６が受信バッファ３５にアクセ
スし、受信バッファ３５から制御データを先頭から末尾
に読み出す。従って、従来トレースメモリが行っていた
処理を受信バッファ３５が兼ねることになる。

【００４８】ビタビ復号器３１によりビタビ復号された
データは、アダプタ３７及びボイスコーデック３８にも
入力される。この場合、アダプタ３７及びボイスコーデ
ックには、受信データが末尾から先頭に向かって入力さ
れることになるが、アダプタ３７もボイスコーデック３
８も入力データを画像あるいは音声情報に加工して出力
する前には、該加工処理のために、一旦内部のメモりに
入力データを記憶するので、この内部メモリに対して前
述の受信バッファ３５と同様に、受信データを先頭から
末尾に向かって読み出すようにアクセスする。これによ
り、ビタビ復号器３１から出力された受信復号データを
正しい順序で読み出すことが可能となる。

【００４９】ＣＲＣパリティチェック部３３の結果はＣ
ＰＵ３６やアダプタ３７に入力されるが、このとき、デ
ータ誤りがあると判断された場合には、ＣＰＵ３６ある
いはアダプタ３７が、送信側にデータの再送を要求する
などの処理を行う。

【００５０】図５は、本実施形態の受信バッファ３５の
アクセス操作を説明する図である。ビタビ復号器３１か
らは、受信データが末尾から先頭に向かって出力される
ので、ＣＰＵ３６は正常に制御データを処理するために
は、受信バッファ３５に格納されている制御データを先
頭から末尾に向かって読み出さなくてはならない。この
ようなデータの読み出し動作は、受信バッファ３５のみ
ならず、画像出力機器等に接続されるアダプタ３７や音
声出力機器に接続されるボイスコーデック３８等に内蔵
されるメモリに対しても行われる。このような受信復号
データの読み出し動作を可能とする操作を受信バッファ
３５の場合を例にとって説明する。

【００５１】ＣＲＣパリティチェックと同時に行われ
る、本実施形態による受信バッファ３５の操作では、ビ
タビ復号器３１から出力される受信復号データ４４を復
号順に、すなわち、送信側から送信されてくるデータを
末尾から先頭の方に、シリアル／パラレル変換器３４に
よりシリアル／パラレル変換していき、該変換により得
られたパラレルデータの書き込みアドレスをＮ番地から
０番地に１番地づつ減らしていく。そして、０番地まで
該パラレルデータの書き込みが終わるとＣＰＵ３６にフ
ラグなどを用いて受信バッファ３５の読み出し許可を通
知する。

【００５２】このように、受信バッファ３５に送信され
てくるデータをＮ番地から昇順に、末尾から書き込んで
も、書き込み終了時に受信バッファ３５に格納されてい
るデータの内容や受信バッファ３５に対するデータの書
き込み処理時間は従来の受信バッファ６０６に対してデ
ータを書き込む場合と同じである。

【００５３】制御データは、受信バッファ３５に１度受
信データをメモリ展開してから、ＣＰＵ３６に渡すよう
にする。音声データや画像データについても、１度アダ
プタ３７やボイスコーデック３８の内部メモリに展開す
るようにする。

【００５４】受信復号データ４４は、シリアル／パラレ
ル変換器３４によりシリアル／パラレル変換された後、
受信バッファ３５に入力される。受信バッファ３５の容
量は、１パケットのデータ数分だけ確保しておき、該受
信バッファ３５の最終アドレスから、アドレスの昇順
に、パラレルデータを書き込んでいく。そして、０番地
まで書き込みが終了したかを判断し（４０）、０番地ま
で書き込みが終わっていない場合には、アドレスを１つ
デクリメントして（４１）、該デクリメントにより得ら
れたアドレスに次のパラレルデータを読み込む。そし
て、０番地までパラレルデータの書き込みが終了したと
判断した（４０）場合には、１パケット分のデータの読
み込みが終わったことになるので、ＣＰＵ３６へ受信バ
ッファ３５の読み出し許可を通知する。上記パラレルデ
ータの書き込み処理により、受信バッファ３５には、末
尾から先頭に向かって入力されたデータがアドレスの大
きい番地から０番地に向かって記憶されたので、ＣＰＵ
３６は受信バッファ３５の先頭アドレスから順に受信バ
ッファ３５に格納されているパラレルデータを読み出す
ことによって、送信側から送信されてくるデータを先頭
から末尾に向かって読み出すことができるので、正常に
制御データを処理することができる。

【００５５】なお、上記実施形態においては、ＣＲＣ符
号を使ったパリティチェックを例にとって説明したが、
本発明はＣＲＣ符号に限られたものではなく、ビタビ復
号後のデータをそれ以外の適当な符号を使ってパリティ
チェックする回路にも同様に適用可能である。

【００５６】また、本発明により誤り検出可能な復号デ
ータは、ビタビ復号法によって得られるものに限定され
るものではなく、ビタビ復号法と同様に、符号化とは逆
の順序で符号を復号する他の復号法によって得られる復
号データであってもよい。

【００５７】

【発明の効果】本発明によれば、ビタビ復号器等を有す
るデコード部の処理において、復号結果の誤り検出の処
理遅延を大幅に短縮することが可能であり、制御データ
等の高速処理に効果的である。また、装置全体のメモリ
容量が減少することによる本発明の装置が実装されるＬ
ＳＩの小型化並びに低消費電力化、及び復号データをト
レースメモリに書き込み／読み出しするために生じてい
た処理遅延を大幅に削減できることによる処理の高速化
が期待できる。

【図面の簡単な説明】

【図１】本発明の逆ＣＲＣ回路の実施形態が適用される
通信端末の例であるＣＤＭＡ携帯端末の全体構成例を示
す図である。

【図２】本発明の逆ＣＲＣ回路の一実施形態を示す図で
ある。

【図３】図８の従来のＣＲＣ回路を示す図である。

【図４】本発明の逆ＣＲＣ回路の一実施例を使用した受
信回路の一部構成を示した図である。

【図５】本実施形態の受信バッファの動作を説明する図
である。

【図６】ビタビ復号とＣＲＣパリティチェックを行う従
来の受信装置の概略構成を示すブロック図である。

【図７】一般的な送信データのフォーマットを示す図で
ある。

【図８】送信側でのＣＲＣ回路の構成を示すブロック図
である。

【図９】受信側でのＣＲＣパリティチェック処理の流れ
を説明する図である。

【図１０】従来の受信バッファの制御方法を説明する図
である。

【符号の説明】

１，１７アンテナ２受信部３サーチャ４デモジュレータ５ＣＰＵ６ＣＰＵインタフェース７データ分離・合成部８アダプタ９音声コーデック１０ＣＨ−ＣＯＤＥＣ部１１ＳＩＲ部１２チャネル推定部１３自動周波数制御部１４局部発信器１５モジュレータ１６送信部２０初期状態検出部３０デインタリーバ３１ビタビ復号器３２ビタビ復号回路３３ＣＲＣパリティチェック部３４シリアル／パラレル変換器３５受信バッファ３６ＣＰＵ３７アダプタ３８ボイスコーデック

Claims

【特許請求の範囲】

【請求項１】データと該データの後に付加された該デー
タのパリティビットから成る通報を符号化することによ
って得られた符号の復号結果を入力して、該復号結果の
誤りを検出する誤り検出装置であって、該復号結果のビット列を復号順に入力し、該ビット列内
の該パリティビットの復号値を初期値として、該ビット
列内の該パリティビットの復号値以外の全ビットに対し
て、該パリティビットを生成する演算過程と逆の演算過
程を行う演算手段と、該演算手段の最終演算結果が該パリティビットを生成す
る演算過程の初期状態と一致するか否かを検出すること
により、上記復号結果が誤りであるか否かを判断する判
断手段と、を備えることを特徴とする誤り検出装置。
【請求項２】前記演算手段は、ｍ段のフリップフロップ
とｎ個の排他的論理和演算器から成る線形フィードバッ
クシフトレジスタであることを特徴とする請求項１記載
の誤り検出装置。
【請求項３】前記パリティビットは、ＣＲＣパリティビ
ットであることを特徴とする請求項１記載の誤り検出装
置。
【請求項４】前記符号は、畳込み符号であることを特徴
とする請求項１記載の誤り検出装置。
【請求項５】前記復号結果は、最尤復号法による復号化
によって得られることを特徴とする請求項４記載の誤り
検出装置。
【請求項６】前記最尤復号法は、ビタビ復号法であるこ
とを特徴とする請求項５記載の誤り検出装置。
【請求項７】前記符号は、通信路を介して受信されるこ
とを特徴とする請求項１記載の誤り検出装置。
【請求項８】データと該データの後に付加された該デー
タのパリティビットから成る通報を符号化することによ
って得られた符号の復号結果を入力して、該復号結果の
誤りを検出する誤り検出方法であって、（ａ）該復号結果のビット列を復号順に入力するステッ
プと、（ｂ）該ビット列内の該パリティビットの復号値を初期
値として、該ビット列内の該パリティビットの復号値以
外の全ビットに対して，該パリティビットを生成する演
算過程と逆の演算過程を行うステップと、（ｃ）ステップ（ｂ）の演算によって得られた最終演算
結果が該パリティビットを生成する演算過程の初期状態
と一致するか否かを検出することにより、上記復号結果
が誤りであるか否かを判断するステップと、を備えることを特徴とする誤り検出方法。
【請求項９】前記パリティビットは、ＣＲＣパリティビ
ットであることを特徴とする請求項８記載の誤り検出装
置。
【請求項１０】前記符号は、畳込み符号であることを特
徴とする請求項８記載の誤り検出方法。
【請求項１１】前記復号結果は、最尤復号法による復号
化によって得られることを特徴とする請求項１０記載の
誤り検出方法。
【請求項１２】前記最尤復号法は、ビタビ復号法である
ことを特徴とする請求項１１記載の誤り検出方法。
【請求項１３】前記符号は、通信路を介して受信される
ことを特徴とする請求項８記載の誤り検出方法。