JP3398560B2 - 短縮化誤り訂正復号装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＢＣＨ符号やリー
ド・ソロモン符号などのブロック符号の誤り訂正復号装
置に関し、特に短縮化ＢＣＨ符号や短縮化リード・ソロ
モン符号などの短縮化ブロック符号を高速に復号する短
縮化誤り訂正復号装置に関する。

【０００２】

【従来の技術】従来、ＢＣＨ符号やリード・ソロモン符
号などのブロック符号の復号を行なう復号装置は、受信
信号を入力する入力端子、受信信号を所定クロック遅延
させる遅延回路、シンドロームを計算するシンドローム
計算回路、誤り位置多項式を計算する誤り位置多項式計
算回路、誤り位置を検出する誤り位置検出回路、誤りを
訂正する誤り訂正回路等の要素回路から構成される。

【０００３】例えばＧＦ（２^m）の元をシンボルとする
ＢＣＨ符号の復号装置は、図９のように構成される。こ
こで901は、情報ビットと検査ビットからなるシリアル
データを入力する入力端子、902は、誤り訂正を行なう
ために必要な時間だけ受信信号を遅延させる遅延回路、
903は受信信号からシンドロームを計算するシンドロー
ム計算回路、904は訂正されたデータを出力する出力端
子である。

【０００４】符号長ｎ＝31ビット、情報ビット数ｋ＝21
ビットのＢＣＨ(31,21)符号を、符号長ｎ＝26ビット、
情報ビット数ｋ＝16ビットに短縮した短縮化符号ＢＣＨ
(26,16)を用いた場合の処理時間を図10に示す。

【０００５】シリアルに受信したデータ26ビットは遅延
回路902に入力されると共に、シンドローム計算回路903
に入力され、シンドローム値Ｓ１、Ｓ２、Ｓ３が計算さ
れる。次にシンドロームの値を誤り位置係数計算回路90
4に入力し、誤り位置多項式の係数（Ｓ１³＋Ｓ３）を算
出する。係数（Ｓ１³＋Ｓ３）とシンドローム値Ｓ１、
Ｓ２を誤り位置検出回路905にセットし、誤り位置多項
式σ（ｘ）＝Ｓ１＋Ｓ２ｘ＋（Ｓ１³＋Ｓ３）ｘ²＝０の
解の計算を行なう。ｘに順次α、α²、α³、・・・、α
³¹を代入して（αは生成多項式の根の１つ）、σ（ｘ）
＝０となるｘを求める。１クロックごとに、αをＳ２
に、α²を（Ｓ１³＋Ｓ３）に掛け、各項の和を求める演
算を行ない、受信信号の最上位ビットから順にエラー位
置を探して行く。

【０００６】短縮化符号ＢＣＨ(26,16)の場合、最上位
ビットから５ビットは使用していないビットであるので
０であるが、シフトレジスタを使用して順次解を求める
演算を行なうので、使用していない部分についても演算
を行なわなければならない。したがって、誤り位置検出
回路905では短縮化されたビットを含めた符号長分のク
ロックを与える（本例ではＢＣＨ（31,21）を用いてい
るため31クロック分与える）ことによって、誤りのある
ビット位置において、σ（ｘ）が０となって出力され
る。誤り位置訂正回路906では、誤り位置検出回路905の
出力の反転信号と遅延回路902の出力信号との排他的論
理和をとることにより誤りを訂正することができる。

【０００７】

【発明が解決しようとする課題】以上のように、短縮化
符号の復号においても、もとの符号と同じ符号長の復号
処理を行なう必要があるので、短縮化した部分も訂正処
理を行なわなければならず、復号するためには短縮ビッ
ト分余計に処理時間がかかってしまうという問題があ
る。

【０００８】

【課題を解決するための手段】この課題を解決するため
に、本発明の短縮化誤り訂正復号装置は、シンドローム
に基づいて計算した誤り位置多項式の係数を短縮化符号
の誤り位置多項式の係数に変換する誤り位置係数変換回
路と、短縮化符号の誤り位置多項式に基づいて誤り位置
を検出する誤り位置検出回路と、誤り位置に基づいて受
信信号の誤りを訂正する誤り位置訂正回路とを設けるこ
とにより、従来誤り訂正時にかかっていた短縮ビット分
の訂正時間を削除するものである。

【０００９】

【発明の実施の形態】本発明の請求項１記載の発明は、
ガロア拡大体ＧＦ（２^m）（ｍは正整数）の元をシンボ
ルとする短縮化ブロック符号の誤り訂正を行なう短縮化
誤り訂正復号装置であって、受信信号を入力する入力端
子と、前記受信信号を遅延させる遅延回路と、前記受信
信号を順次入力してシンドロームを計算するシンドロー
ム計算回路と、前記シンドロームに基づいて誤り位置多
項式の係数を計算する誤り位置係数計算回路と、加算器
により前記誤り位置多項式の係数を短縮化符号の誤り位
置多項式の係数に変換する誤り位置係数変換回路と、前
記短縮化符号の誤り位置多項式に基づいて誤り位置を検
出する誤り位置検出回路と、前記誤り位置に基づいて前
記遅延回路から出力される受信信号の誤りを訂正する誤
り位置訂正回路と、前記誤り位置訂正回路からの復号結
果を出力する出力端子とを有するものであり、短縮化符
号を用いた場合に短縮化したシンボルの訂正処理を省略
して訂正時間を短縮する作用を有するものである。

【００１０】本発明の請求項２記載の発明は、請求項１
記載の短縮化誤り訂正復号装置において、前記誤り位置
係数変換回路は、前記誤り位置多項式の各項を係数と次
数と短縮シンボル数に基づいて計算する手段と、各項の
計算結果を前記短縮化符号の誤り位置多項式の対応する
項の係数として誤り位置検出回路に設定する手段とを有
するものであり、短縮化符号を用いる場合に短縮化符号
の誤り位置多項式の係数を高速かつ簡単に計算できると
いう作用を有するものである。

【００１１】以下、本発明の実施の形態について説明す
る。

【００１２】（実施の形態）本発明の実施の形態は、Ｂ
ＣＨ（31,21）符号を短縮化したＢＣＨ（26,16）符号の
誤り訂正復号装置である。

【００１３】図１は、本発明に係る短縮化誤り訂正復号
装置の実施の形態を示す図である。図１に示す誤り訂正
復号装置は一般的な構成例であり、以下、本実施の形態
を説明するために生成多項式 Ｇ（Ｘ）＝Ｘ¹⁰＋Ｘ⁹＋Ｘ⁸＋Ｘ⁶＋Ｘ⁵＋Ｘ³＋Ｘ⁰ ＝（Ｘ⁵＋Ｘ²＋１）（Ｘ⁵＋Ｘ⁴＋Ｘ³＋Ｘ²＋１） ＝Ｇ１（Ｘ）・Ｇ２（Ｘ） Ｇ１（Ｘ）＝（Ｘ⁵＋Ｘ²＋１） Ｇ２（Ｘ）＝（Ｘ⁵＋Ｘ⁴＋Ｘ³＋Ｘ²＋１） で与えられるＧＦ（２⁵）上の誤り訂正ＢＣＨ（31，2
1）符号の復号器を例として述べる。なおここで示す演
算はｍｏｄ２の演算であり、以下に示す演算も全てｍｏ
ｄ２の演算で行なわれる。

【００１４】図１の101は、受信したシリアルデータを
入力する入力端子、102は、誤り訂正処理に必要な時間
だけ受信シリアルデータを遅延させる遅延回路、103
は、受信シリアルデータを生成多項式で除算した剰余か
らシンドロームを算出するシンドローム計算回路、104
は、シンドロームに基づいて誤り位置多項式の係数を計
算する誤り位置係数計算回路、105は、誤り位置多項式
の係数を短縮化符号の誤り位置多項式の係数に変換する
誤り位置係数変換回路、106は、短縮化符号の誤り位置
多項式に基づいて誤り位置を検出する誤り位置検出回
路、107は、誤り位置に基づいて遅延回路から出力され
る受信信号の誤りを訂正する誤り位置訂正回路、108
は、訂正されたシリアルデータを出力する出力端子であ
る。

【００１５】図１において、入力端子101からは26ビッ
トの受信信号｛Ｒ₀，Ｒ₁，Ｒ₂，Ｒ₃，・・・Ｒ₂₃，
Ｒ₂₄，Ｒ₂₅｝が順次入力される。Ｒ₂₅が最初に受信され
るビットである。Ｒ₂₅からＲ₁₀までの16ビットが情報ビ
ットであり、Ｒ₉からＲ₀までの10ビットが、情報ビット
を係数とする多項式を生成多項式で除算した剰余の検査
ビットである。Ｆ₀（Ｘ）を誤りのない受信ビットを係
数とする多項式、Ｆ₁（Ｘ）を情報ビットを係数とする
多項式、Ｆ₂（Ｘ）を検査ビットを係数とする多項式と
すると、 Ｆ₁（Ｘ）＝Ｒ₂₅Ｘ²⁵＋Ｒ₂₄Ｘ²⁴＋Ｒ₂₃Ｘ²³＋・・・＋
Ｒ₁₀Ｘ¹⁰ Ｆ₂（Ｘ）＝Ｒ₉Ｘ⁹＋・・・＋Ｒ₃Ｘ³＋Ｒ₂Ｘ²＋Ｒ₁Ｘ＋
Ｒ₀ Ｆ₀（Ｘ）＝Ｆ₁（Ｘ）＋Ｆ₂（Ｘ） Ｆ₁（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ）＋Ｆ₂（Ｘ） となる。Ｑ（Ｘ）は商である。

【００１６】入力端子101から入力される受信信号は、
それぞれ遅延回路102へ供給されるとともに、シンドロ
ーム計算回路103へ供給される。遅延回路102では、各入
力信号｛Ｒ₀，Ｒ₁，Ｒ₂，Ｒ₃，・・・Ｒ₂₃，Ｒ₂₄，
Ｒ₂₅｝を一定時間だけ遅延して出力する。

【００１７】シンドローム計算回路103では、入力され
る受信信号101から、シンドロームＳ１、Ｓ２、Ｓ３を
計算する。シンドローム計算回路は、例えば図２のよう
に、上段の（Ｘ⁵＋Ｘ²＋１）割算演算回路と下段の（Ｘ
⁵＋Ｘ⁴＋Ｘ³＋Ｘ²＋１）割算演算回路で構成される。

【００１８】シンドロームＳ１は、図２の上段の（Ｘ⁵
＋Ｘ²＋１）の割算演算回路の剰余であり、フリップフ
ロップの出力Ｓ１[0]〜Ｓ１[4]である。Ｆ（Ｘ）を受信
ビットを係数とする多項式とすると、 Ｆ（Ｘ）＝Ｑ₁（Ｘ）（Ｘ⁵＋Ｘ²＋１）＋Ｓ１（Ｘ） となる。

【００１９】シンドロームＳ２は、シンドロームＳ１を
二乗して得られるシンドロームである。すなわち、 Ｓ２（Ｘ）＝（Ｓ１（Ｘ））² である。

【００２０】ここで生成多項式Ｇ（Ｘ）がある仮想的な
根をもち、α⁵＋α²＋１＝０を満たすものと仮定する
と、ｍｏｄ２の演算よりα⁵＝α²＋１となり、Ｓ２は以
下のように求められる。

【００２１】 Ｓ２（α）＝（Ｓ１（α））² ＝（Ｓ１[0]α⁰＋Ｓ１[1]α¹＋Ｓ１[2]α² ＋Ｓ１[3]α³＋Ｓ１[4]α⁴）² ＝Ｓ１[0]α⁰＋Ｓ１[1]α²＋Ｓ１[2]α⁴ ＋Ｓ１[3]α⁶＋Ｓ１[4]α⁸ Ｓ１[0]α⁰のαにα²を代入 （α²）⁰＝１ Ｓ１[1]α¹のαにα²を代入 （α²）¹＝α² Ｓ１[2]α²のαにα²を代入 （α²）²＝α⁴ Ｓ１[3]α³のαにα²を代入 （α²）³＝α⁶＝α・α⁵ ＝α（α²＋１）＝α³＋α Ｓ１[4]α⁴のαにα²を代入 （α²）⁴＝α⁸＝α³・α⁵ ＝α³（α²＋１） ＝α⁵＋α³＝α³＋α²＋１ となることから Ｓ２＝Ｓ１[0]α⁰＋Ｓ１[1]α²＋Ｓ１[2]α⁴ ＋Ｓ１[3]α⁶＋Ｓ１[4]α⁸ ＝Ｓ１[0]＋Ｓ１[1]α²＋Ｓ１[2]α⁴ ＋Ｓ１[3]（α³＋α）＋Ｓ１[4]（α³＋α²＋１） ＝Ｓ１[0]＋Ｓ１[1]α²＋Ｓ１[2]α⁴＋Ｓ１[3]α³ ＋Ｓ１[3]α＋Ｓ１[4]α³＋Ｓ１[4]α²＋Ｓ１[4] ＝（Ｓ１[0]＋Ｓ１[4]）＋Ｓ１[3]α ＋（Ｓ１[1]＋Ｓ１[4]）α²＋（Ｓ１[3]＋Ｓ１[4]）α³ ＋Ｓ１[2]α⁴ となる。すなわち、Ｓ２の要素（多項式表示の係数）を
Ｓ１の要素で表わすと、 Ｓ２[0]＝Ｓ１[0]＋Ｓ１[4] Ｓ２[1]＝Ｓ１[3] Ｓ２[2]＝Ｓ１[1]＋Ｓ１[4] Ｓ２[3]＝Ｓ１[3]＋Ｓ１[4] Ｓ２[4]＝Ｓ１[2] となる。

【００２２】シンドロームＳ３は、図２の下段の（Ｘ⁵
＋Ｘ⁴＋Ｘ³＋Ｘ²＋１）割算演算回路の剰余 Ｆ（Ｘ）＝Ｑ₂（Ｘ）（Ｘ⁵＋Ｘ⁴＋Ｘ³＋Ｘ²＋１）＋Ｓ
１'（Ｘ） であるＳ１'（Ｘ）のＸにα³を代入して得られるシンド
ロームである。

【００２３】Ｓ３はＳ２と同様にして以下のように求め
られ、 Ｓ３（α）＝Ｓ１'（α³） ＝Ｓ１'[0]＋Ｓ１'[1]α³＋Ｓ１'[2]α⁶ ＋Ｓ１'[3]α⁹＋Ｓ１'[4]α¹² ＝Ｓ１'[0]＋Ｓ１'[1]α³＋Ｓ１'[2]（α³＋α） ＋Ｓ１'[3]（α⁴＋α³＋α）＋Ｓ１'[4]（α³＋α²＋α） ＝Ｓ１'[0]＋（Ｓ１'[2]＋Ｓ１'[3]＋Ｓ１'[4]）α ＋Ｓ１'[4]α² ＋（Ｓ１'[1]＋Ｓ１'[2]＋Ｓ１'[3]＋Ｓ１'[4]）α³ ＋Ｓ１'[3]α⁴ 結果を以下に示す。 Ｓ３[0]＝Ｓ１'[0] Ｓ３[1]＝Ｓ１'[2]＋Ｓ１'[3]＋Ｓ１'[4] Ｓ３[2]＝Ｓ１'[4] Ｓ３[3]＝Ｓ１'[1]＋Ｓ１'[2]＋Ｓ１'[3]＋Ｓ１'[4] Ｓ３[4]＝Ｓ１'[3]

【００２４】ここでシンドロームに関してまとめると、
シンドロームＳ１、Ｓ２、Ｓ３はＧＦ（２⁵）の元であ
り、α、α²、α³、α⁴を生成多項式Ｇ（Ｘ）＝０の根
とし、受信信号多項式をＦ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ）＋
Ｓ（Ｘ）とすると、Ｓ１＝Ｓ（α）、Ｓ２＝Ｓ
（α²）、Ｓ３＝Ｓ（α³）である。

【００２５】シンドローム計算回路103の出力Ｓ１、Ｓ
２、Ｓ３は、誤り位置係数計算回路104に渡され、誤り
位置多項式σ（ｘ）＝Ｓ１＋Ｓ２ｘ＋（Ｓ１3＋Ｓ３）
ｘ2の係数（Ｓ１3＋Ｓ３）が計算される。誤りがない場
合は、Ｓ１＝Ｓ２＝Ｓ３＝０であり、１ビット誤りの場
合は、Ｓ１3＝Ｓ３（Ｓ１3＋Ｓ３＝０）であり、２ビッ
ト誤りの場合はＳ１3≠Ｓ３となる。誤り位置係数計算
回路104の構成例を図３に示す。加算器304は、ｍｏｄ２
の加算器（ＥＸＯＲ回路）という意味であり、特定の加
算回路という意味ではない。

【００２６】受信信号に誤りがない場合は、 Ｆ₀（Ｘ）＝Ｈ（Ｘ）Ｇ（Ｘ） ＝Ｈ（Ｘ）Ｇ１（Ｘ）Ｇ２（Ｘ） であるから、Ｇ１（Ｘ）で割っても、Ｇ２（Ｘ）で割っ
ても剰余はなく、シンドロームＳ１、Ｓ２、Ｓ３はすべ
て０である。

【００２７】１ビット誤りの場合は、誤り多項式をＥ
（Ｘ）＝Ｘⁱとすると、 Ｆ（Ｘ）＝Ｆ₀（Ｘ）＋Ｅ（Ｘ） ＝Ｑ（Ｘ）Ｇ１（Ｘ）Ｇ２（Ｘ）＋Ｘⁱ であるから、 Ｘⁱ＝Ｑ₃（Ｘ）Ｇ１（Ｘ）＋Ｓ１（Ｘ） Ｘⁱ＝Ｑ₄（Ｘ）Ｇ２（Ｘ）＋Ｓ１'（Ｘ） となる。Ｘⁱ＝Ｑ₃（Ｘ）Ｇ１（Ｘ）＋Ｓ１（Ｘ）にＧ１
（Ｘ）＝０の根αを代入すると、Ｇ１（α）＝０である
から、 αⁱ＝Ｑ₃（α）Ｇ１（α）＋Ｓ１（α）＝Ｓ１（α） となる。

【００２８】Ｘⁱ＝Ｑ₄（Ｘ）Ｇ２（Ｘ）＋Ｓ１'（Ｘ）
にα³を代入すると、 Ｇ２（α³）＝α¹⁵＋α¹²＋α⁹＋α⁶＋１ ＝（α⁴＋α³＋α²＋α＋１）＋（α³＋α²＋α） ＝（α⁴＋α³＋α）＋（α³＋α）＋１ ＝０ であるから、 α³ⁱ＝Ｑ₄（α³）Ｇ２（α³）＋Ｓ１'（α³）＝Ｓ１'
（α³） となる。したがって、（Ｓ１（α））³＝Ｓ１'（α³）
となる。

【００２９】誤り位置検出多項式は σ（ｘ）＝Ｓ１（α）＋Ｓ１（α²）ｘ ＝αⁱ＋α²ⁱｘ ＝αⁱ（１＋αⁱｘ） となり、σ（ｘ）＝０を解くと、 １＋αⁱｘ＝０ αⁱｘ＝１＝α³¹ ｘ＝α^31-i となる。

【００３０】２ビット誤りの場合は、誤り多項式をＥ
（Ｘ）＝Ｘⁱ＋Ｘ^j（ｉ≠ｊ）とすると、 Ｘⁱ＋Ｘ^j＝Ｑ₅（Ｘ）Ｇ１（Ｘ）＋Ｓ１（Ｘ） Ｘⁱ＋Ｘ^j＝Ｑ₆（Ｘ）Ｇ２（Ｘ）＋Ｓ１'（Ｘ） となる。α、α³を代入すると、 αⁱ＋α^j＝Ｑ₅（α）Ｇ１（α）＋Ｓ１（α）＝Ｓ１
（α） α³ⁱ＋α^3j＝Ｑ₆（α³）Ｇ２（α³）＋Ｓ１'（α³）＝
Ｓ１'（α³） となる。

【００３１】誤り位置多項式は σ（ｘ）＝Ｓ１（α）＋Ｓ１（α²）ｘ ＋｛（Ｓ１（α））³＋Ｓ１'（α³）｝ｘ² ＝（αⁱ＋α^j）＋（α²ⁱ＋α^2j）ｘ＋（α^2i+j＋α^i+2j）ｘ² ＝（αⁱ＋α^j）（１＋αⁱｘ）（１＋α^jｘ） となり、σ（ｘ）＝０を解くと、 １＋αⁱｘ＝０、１＋α^jｘ＝０ αⁱｘ＝１＝α³¹、α^jｘ＝１＝α³¹ ｘ＝α^31-i、ｘ＝α^31-j となる。ここまでは従来の誤り訂正回路において用いら
れているものと同じである。

【００３２】誤り位置係数変換回路105は、誤り位置検
出回路106に設定される係数値Ｓ２'、Ｓ13'（Ｓ13'＝
（Ｓ１³＋Ｓ３）'であり、（Ｓ１³＋Ｓ３）を変換した
ものである）を計算する回路である。Ｓ２'、Ｓ13'は、
短縮化した５ビット分を計算した結果であり、従来の誤
り位置検出回路（図11）の５クロック目のＳ２、Ｓ13の
値である。図11に示す回路にＳ２、Ｓ13を入力してクロ
ックを与えたときの、５クロック目の各フリップフロッ
プの値をそれぞれＳ２'、Ｓ13'とすると、Ｓ２をＳ２'
に変換する計算式は、表１に示すように、１クロックご
と１〜５まで順次計算することができ、５クロック目に
短縮化した５ビット分の計算式を得ることができる。

【００３３】

【表１】

【００３４】ここにその計算式を示す。 Ｓ２'[0]＝Ｓ２[0]＋Ｓ２[3] Ｓ２'[1]＝Ｓ２[1]＋Ｓ２[4] Ｓ２'[2]＝Ｓ２[0]＋Ｓ２[2]＋Ｓ２[3] Ｓ２'[3]＝Ｓ２[1]＋Ｓ２[3]＋Ｓ２[4] Ｓ２'[4]＝Ｓ２[2]＋Ｓ２[4]

【００３５】同様に、Ｓ13を短縮化した５ビット分の計
算した値をＳ13'とすると、表２に示すように計算式を
求めることができる。

【００３６】

【表２】

【００３７】ここにその計算式を示す。 Ｓ13'[0]＝Ｓ13[0]＋Ｓ13[1]＋Ｓ13[4] Ｓ13'[1]＝Ｓ13[1]＋Ｓ13[2] Ｓ13'[2]＝Ｓ13[1]＋Ｓ13[2]＋Ｓ13[3]＋Ｓ13[4] Ｓ13'[3]＝Ｓ13[2]＋Ｓ13[3]＋Ｓ13[4] Ｓ13'[4]＝Ｓ13[0]＋Ｓ13[3]＋Ｓ13[4]

【００３８】誤り位置係数変換回路105では、上記に示
すように、Ｓ２、Ｓ13の値がＳ２'、Ｓ13'に変換され、
Ｓ２'、Ｓ13'が誤り位置検出回路にセットされる。Ｓ２
の変換回路を図４に、Ｓ13の変換回路を図５に示す。こ
れらの回路はクロックを必要としない回路であり、１ク
ロックより短い時間で変換できる。各変換回路は、図４
と図５から明らかなように、加算器すなわちＥＸＯＲ回
路の組合せ回路で構成されている。

【００３９】誤り位置検出回路106は図６のように構成
され、誤り位置係数変換回路の出力である係数を設定
し、σ（ｘ）＝Ｓ１＋Ｓ２'ｘ＋Ｓ13'ｘ²のｘにαを代
入する計算を順次行ない、誤りのあるところが０となっ
て出力される。図６の上段はα²乗算回路であり、初期値
をＳ13'として１クロックごとにα²を乗算する。下段は
α乗算回路であり、初期値をＳ２'として１クロックごと
にαを乗算する。

【００４０】ｘ＝α^26-iのときσ（ｘ）＝０となるか
ら、例えば、３クロック目においてｘ＝α³のときσ
（α³）＝０となったとすると、３＝26−ｉ、すなわ
ち、ｉ＝23であるから、23ビット目が誤りであることが
わかる。２ビット誤りの場合はもう１か所でσ（ｘ）＝
０となる。

【００４１】誤り位置訂正回路107は図７のように構成
され、遅延回路102の出力702と誤り位置検出回路106の
出力701の反転信号とを排他的論理和をとることによ
り、誤りを訂正する。このような構成の誤り訂正復号処
理は、短縮化されたビット分の処理計算時間を削減でき
る。処理時間を図８に示す。５ビット分の計算処理はク
ロックを必要としない排他的論理和回路で実行するの
で、処理時間はほとんど０であり実質的に５クロックだ
け高速化される。

【００４２】なお、上述の実施形態は本発明の一例を示
すものであり、他の短縮化符号の訂正回路にも同様に適
用できるものである。例えば、ＢＣＨ（255，239）の短
縮化符号ＢＣＨ（64，48）を用いた場合は、短縮化され
た191ビット分の処理時間を短縮することができる。ま
た、リード・ソロモン符号などの非２元ＢＣＨ符号の短
縮化符号の復号においても、誤り位置検出の部分に全く
同様に適用することができる。

【００４３】

【発明の効果】以上のように本発明によれば、短縮化ブ
ロック符号をシフトレジスタを用いて復号する場合、誤
り位置検出回路に設定する係数を短縮化符号の係数に変
換する回路を設けることにより、短縮化されたビット分
のクロックを与えることなく誤りを訂正できるという有
利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態のブロック図、

【図２】本発明の実施の形態のシンドローム算出回路の
図、

【図３】本発明の実施の形態の誤り位置係数計算回路の
図、

【図４】本発明の実施の形態のＳ２変換回路の図、

【図５】本発明の実施の形態のＳ13変換回路の図、

【図６】本発明の実施の形態の誤り位置検出回路の図、

【図７】本発明の実施の形態の誤り訂正回路の図、

【図８】本発明の実施の形態の誤り訂正処理時間の図、

【図９】従来の誤り訂正復号装置の図、

【図１０】従来の誤り訂正処理時間の図、

【図１１】従来の誤り位置検出回路の図である。

【符号の説明】

101 入力端子 102 遅延回路 103 シンドローム計算回路 104 誤り位置係数計算回路 105 誤り位置係数変換回路 106 誤り位置検出回路 107 誤り位置訂正回路 108 出力端子 201 入力端子 202■211 フリップフロップ 212■225 ＥＸＯＲ 301 Ｓ１入力 302 Ｓ３入力 303 Ｓ１³テーブル 304 加算器 305 Ｓ１³＋Ｓ３出力 401■405 ＥＸＯＲ 501■507 ＥＸＯＲ 601■610 フリップフロップ 611■618 ＥＸＯＲ 619 ＯＲ 620 出力端子 701 誤り位置検出回路出力 702 遅延回路出力 703 ＮＯＴ 704 ＥＸＯＲ 705 出力端子 901 入力端子 902 遅延回路 903 シンドローム計算回路 904 誤り位置係数計算回路 905 誤り位置検出回路 906 誤り位置訂正回路 907 出力端子 1101■1110 フリップフロップ 1111■1118 ＥＸＯＲ 1119 ＯＲ 1120 出力端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ガロア拡大体ＧＦ（２^m）（ｍは正整
   数）の元をシンボルとする短縮化ブロック符号の誤り訂
   正を行なう短縮化誤り訂正復号装置であって、受信信号
   を入力する入力端子と、前記受信信号を遅延させる遅延
   回路と、前記受信信号を順次入力してシンドロームを計
   算するシンドローム計算回路と、前記シンドロームに基
   づいて誤り位置多項式の係数を計算する誤り位置係数計
   算回路と、加算器により前記誤り位置多項式の係数を短
   縮化符号の誤り位置多項式の係数に変換する誤り位置係
   数変換回路と、前記短縮化符号の誤り位置多項式に基づ
   いて誤り位置を検出する誤り位置検出回路と、前記誤り
   位置に基づいて前記遅延回路から出力される受信信号の
   誤りを訂正する誤り位置訂正回路と、前記誤り位置訂正
   回路からの復号結果を出力する出力端子とを有すること
   を特徴とする短縮化誤り訂正復号装置。
2. 【請求項２】 前記誤り位置係数変換回路は、前記誤り
   位置多項式の各項を係数と次数と短縮シンボル数に基づ
   いて計算する手段と、各項の計算結果を前記短縮化符号
   の誤り位置多項式の対応する項の係数として誤り位置検
   出回路に設定する手段とを有することを特徴とする請求
   項１記載の短縮化誤り訂正復号装置。