JP2599001B2 - 誤り訂正処理回路 - Google Patents
誤り訂正処理回路Info
- Publication number
- JP2599001B2 JP2599001B2 JP1217871A JP21787189A JP2599001B2 JP 2599001 B2 JP2599001 B2 JP 2599001B2 JP 1217871 A JP1217871 A JP 1217871A JP 21787189 A JP21787189 A JP 21787189A JP 2599001 B2 JP2599001 B2 JP 2599001B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- data
- parity
- error pattern
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、BCH符号に１ビットのパリティを付加し
た誤り訂正符号を用いた伝送データの誤り訂正処理をす
る誤り訂正処理回路に関する。
た誤り訂正符号を用いた伝送データの誤り訂正処理をす
る誤り訂正処理回路に関する。
［従来の技術］ データ伝送の際、伝送路等で雑音等により誤りが生じ
ることがある。そこで、データ伝送の信頼性を向上させ
るために、送信側で情報ビットに検査ビットを付加して
送り、受信側でその検査ビットをもとに誤りビットを検
知して訂正する方式が採られている。
ることがある。そこで、データ伝送の信頼性を向上させ
るために、送信側で情報ビットに検査ビットを付加して
送り、受信側でその検査ビットをもとに誤りビットを検
知して訂正する方式が採られている。
このような誤り訂正方式のなかで、BCH符号にパリテ
ィが付加された誤り訂正符号を用いる誤り訂正方式が提
案されている。
ィが付加された誤り訂正符号を用いる誤り訂正方式が提
案されている。
まず、BCH符号を用いた誤り訂正方式について説明す
る。
る。
符号ビット数をＮ、そのうちの情報ビット数をＫ、検
査ビット数をＣ＝Ｎ−Ｋとすると、送信データのビット
列は［aN-1,aN-2,・・・,a0］のＮビットとなり、この
うち情報ビット列は［aN-1,aN-2,・・・,aN-K］のＫビ
ット、検査ビット列は［aN-K-1,aN-K-2,・・・,a0］の
Ｃビットである。
査ビット数をＣ＝Ｎ−Ｋとすると、送信データのビット
列は［aN-1,aN-2,・・・,a0］のＮビットとなり、この
うち情報ビット列は［aN-1,aN-2,・・・,aN-K］のＫビ
ット、検査ビット列は［aN-K-1,aN-K-2,・・・,a0］の
Ｃビットである。
ここで検査ビット列は、次のようにして決められる。
まず、情報ビット列に対応する多項式Ｉ（Ｘ）を、 Ｉ（Ｘ）＝aN-1XN-1＋aN-2XN-2 ＋・・・＋aN-KXN-K ・・・（１） と考える。この（１）式を次数Ｃの生成多項式Ｇ（Ｘ）
で割った余りである剰余多項式をＲ（Ｘ）とすると、 Ｒ（Ｘ）＝bC-1XC-1＋bC-2XC-2 ＋・・・＋b0 ・・・（２） となり、この（２）式に対応するビット列を検査ビット
列とする。つまり、 ［aN-K-1,aN-K-2,・・・,a0］ ＝［bC-1,bC-2,・・・,b0］ となる。
で割った余りである剰余多項式をＲ（Ｘ）とすると、 Ｒ（Ｘ）＝bC-1XC-1＋bC-2XC-2 ＋・・・＋b0 ・・・（２） となり、この（２）式に対応するビット列を検査ビット
列とする。つまり、 ［aN-K-1,aN-K-2,・・・,a0］ ＝［bC-1,bC-2,・・・,b0］ となる。
そのため、送信データのビット列に対応する多項式Ａ
（Ｘ）は、 Ａ（Ｘ）＝aN-1XN-1＋aN-2XN-2＋・・・＋a0 ＝Ｉ（Ｘ）＋Ｒ（Ｘ） ・・・（３） となり、（３）式は、生成多項式Ｇ（Ｘ）で割り切れる
ことになる。
（Ｘ）は、 Ａ（Ｘ）＝aN-1XN-1＋aN-2XN-2＋・・・＋a0 ＝Ｉ（Ｘ）＋Ｒ（Ｘ） ・・・（３） となり、（３）式は、生成多項式Ｇ（Ｘ）で割り切れる
ことになる。
したがって、受信側では、受信データ［vN-1,vN-2,・
・・,v0］に対応する多項式を生成多項式Ｇ（Ｘ）で割
ったときの剰余多項式であるシンドローム多項式Ｓ
（Ｘ）を求める。そして、Ｓ（α）＝０（αはＧ（Ｘ）
の根）であれば誤りなし、Ｓ（α）≠０であれば誤りあ
りと判定することができる。
・・,v0］に対応する多項式を生成多項式Ｇ（Ｘ）で割
ったときの剰余多項式であるシンドローム多項式Ｓ
（Ｘ）を求める。そして、Ｓ（α）＝０（αはＧ（Ｘ）
の根）であれば誤りなし、Ｓ（α）≠０であれば誤りあ
りと判定することができる。
そして、BCH符号では、Ｓ（α）≠０、すなわち誤り
ありと判定されるときには、シンドローム多項式Ｓ
（Ｘ）に対応するビット列であるシンドロームパターン
［SC-1,SC-2,・・・,S0］は、それぞれの誤り訂正符号
の訂正可能ビット数内での誤りパターンに、生成多項式
Ｇ（Ｘ）によって対応づけられているので、その誤りパ
ターンに該当する受信データのビットを反転させること
によって誤りを訂正できる。
ありと判定されるときには、シンドローム多項式Ｓ
（Ｘ）に対応するビット列であるシンドロームパターン
［SC-1,SC-2,・・・,S0］は、それぞれの誤り訂正符号
の訂正可能ビット数内での誤りパターンに、生成多項式
Ｇ（Ｘ）によって対応づけられているので、その誤りパ
ターンに該当する受信データのビットを反転させること
によって誤りを訂正できる。
第２図のは、Ｎ＝15、Ｋ＝５で誤り訂正可能ビット
数３ビットのBCH（15,5）符号のシンドロームパターン
［S9,S8,・・・,S0］と誤りパターン［e14,e13,・・・,
e0］の対応表である。
数３ビットのBCH（15,5）符号のシンドロームパターン
［S9,S8,・・・,S0］と誤りパターン［e14,e13,・・・,
e0］の対応表である。
このようにBCH符号では、発生する誤りが、それぞれ
の誤り訂正符号の訂正可能ビット数内の誤りのみであれ
ば、求まったシンドロームパターンと誤りパターンは１
対１に対応づけられるが、訂正可能ビット数以上の誤り
が発生する可能性がある場合は、１つのシンドロームパ
ターンに対応する誤りパターンが１つのは限らない。
の誤り訂正符号の訂正可能ビット数内の誤りのみであれ
ば、求まったシンドロームパターンと誤りパターンは１
対１に対応づけられるが、訂正可能ビット数以上の誤り
が発生する可能性がある場合は、１つのシンドロームパ
ターンに対応する誤りパターンが１つのは限らない。
したがって、訂正可能ビット数以上の誤りが発生する
可能性がある場合に、訂正可能ビット数内のみが発生す
る場合と同様に誤り訂正を行うと、誤訂正をしてしまう
可能性がある。
可能性がある場合に、訂正可能ビット数内のみが発生す
る場合と同様に誤り訂正を行うと、誤訂正をしてしまう
可能性がある。
このような誤訂正の確率を小さくする簡単な方法とし
て、上述したBCH符号に１ビットのパリティを付加する
方法が提案されている。例えば、偶数パリティとして、 aN-1＋aN-2＋・・・＋a0＋ｐ＝０ となる１ビットのパリティｐが付加される。
て、上述したBCH符号に１ビットのパリティを付加する
方法が提案されている。例えば、偶数パリティとして、 aN-1＋aN-2＋・・・＋a0＋ｐ＝０ となる１ビットのパリティｐが付加される。
受信側では、受信データ［vN-1,vN-2,・・・,v0,q］
のうち、vN-1〜v0のデータのシンドロームを求め、それ
に対応した誤りパターンに当たる受信データのビットを
訂正し、その訂正データと受信データのパリティｑのパ
リティチェックを行なう。そして、その結果Ｐが、Ｐ＝
「０」であれば正しく訂正できたと判断され、一方、Ｐ
＝「１」であれば誤訂正であった、つまり訂正不可能な
誤りであったと判断される。したがって、BCH符号のみ
の場合より、誤訂正の確率を小さくできる。
のうち、vN-1〜v0のデータのシンドロームを求め、それ
に対応した誤りパターンに当たる受信データのビットを
訂正し、その訂正データと受信データのパリティｑのパ
リティチェックを行なう。そして、その結果Ｐが、Ｐ＝
「０」であれば正しく訂正できたと判断され、一方、Ｐ
＝「１」であれば誤訂正であった、つまり訂正不可能な
誤りであったと判断される。したがって、BCH符号のみ
の場合より、誤訂正の確率を小さくできる。
このようにBCH符号に１ビットのパリティを付加した
誤り訂正符号を使った誤り訂正処理回路は、従来、例え
ば第３図に示すように構成されている。
誤り訂正符号を使った誤り訂正処理回路は、従来、例え
ば第３図に示すように構成されている。
すなわち、受信データのシンドロームを計算するシン
ドローム計算回路31と、シリアルデータで入力される受
信データをパラレルデータでラッチしておくS/Pレジス
タ32と、シンドローム計算回路31で求められたＣビット
のシンドロームパターン［SC-1,SC-2,・・・,S0］をア
ドレス［AC-1,AC-2,・・・,A0］として入力し、これに
対応するＮビットの誤りパターン［eN-1,eN-2,・・・,e
0］を出力するROM等を用いた誤りパターンテーブル33
と、誤った受信データを訂正するために、誤りパターン
テーブル33より出力されるＮビットの誤りパターン［e
N-1,eN-2,・・・,e0］に対応したビットを反転するため
のＮ個のエクスクルーシブオア回路で構成される演算回
路34、および演算回路34からの受信データの訂正データ
と受信データのパリティｑのパリティチェックを行なう
Ｎ＋１ビット入力のエクスクルーシブオア回路35とから
構成されている。
ドローム計算回路31と、シリアルデータで入力される受
信データをパラレルデータでラッチしておくS/Pレジス
タ32と、シンドローム計算回路31で求められたＣビット
のシンドロームパターン［SC-1,SC-2,・・・,S0］をア
ドレス［AC-1,AC-2,・・・,A0］として入力し、これに
対応するＮビットの誤りパターン［eN-1,eN-2,・・・,e
0］を出力するROM等を用いた誤りパターンテーブル33
と、誤った受信データを訂正するために、誤りパターン
テーブル33より出力されるＮビットの誤りパターン［e
N-1,eN-2,・・・,e0］に対応したビットを反転するため
のＮ個のエクスクルーシブオア回路で構成される演算回
路34、および演算回路34からの受信データの訂正データ
と受信データのパリティｑのパリティチェックを行なう
Ｎ＋１ビット入力のエクスクルーシブオア回路35とから
構成されている。
そして、演算回路34からは情報ビットの訂正データ
［wK-1,wK-2,・・・,w0］が出力され、エクスクルーシ
ブオア回路35からは誤訂正検知データEcが出力される。
さらに、シンドロームパターン［SC-1,SC-2,・・・,
S0］が誤り訂正可能ビット数内の誤りパターン［eN-1,e
N-2,・・・,e0］に対応するものでないときは（第２図
において、誤りパターン［×，×．・・・，×］の部分
を参照）、誤りパターンテーブル33より訂正不可能であ
ることを示す訂正不可能検知データEuが出力される。
［wK-1,wK-2,・・・,w0］が出力され、エクスクルーシ
ブオア回路35からは誤訂正検知データEcが出力される。
さらに、シンドロームパターン［SC-1,SC-2,・・・,
S0］が誤り訂正可能ビット数内の誤りパターン［eN-1,e
N-2,・・・,e0］に対応するものでないときは（第２図
において、誤りパターン［×，×．・・・，×］の部分
を参照）、誤りパターンテーブル33より訂正不可能であ
ることを示す訂正不可能検知データEuが出力される。
［発明が解決しようとする課題］ ここで、受信データのＮビットのうち、必要な情報ビ
ットはＫビットだけであるが、第３図例の誤り訂正処理
回路によれば、誤訂正検知データEcを出力するために、
Ｎビットの受信データの全てに対する訂正データを求め
なければならない。
ットはＫビットだけであるが、第３図例の誤り訂正処理
回路によれば、誤訂正検知データEcを出力するために、
Ｎビットの受信データの全てに対する訂正データを求め
なければならない。
そのため、誤りパターンテーブル33にROM等を使用す
る場合、シンドロームパターン［SC-1,SC-2,・・・,
S0］をアドレス入力とし、データ出力を誤りパターン
［eN-1,eN-2,・・・,e0］とすると、データビット幅が
大きくなり、いくつものROMにデータビットを分けなく
てはらならないという問題があった。
る場合、シンドロームパターン［SC-1,SC-2,・・・,
S0］をアドレス入力とし、データ出力を誤りパターン
［eN-1,eN-2,・・・,e0］とすると、データビット幅が
大きくなり、いくつものROMにデータビットを分けなく
てはらならないという問題があった。
また、S/Pレジスタ32のシフト段数、演算回路34を構
成するエクスクルーシブオア回路の個数が多くなって回
路規模が大きくコスト高となるという問題があった。
成するエクスクルーシブオア回路の個数が多くなって回
路規模が大きくコスト高となるという問題があった。
このような問題は、訂正可能ビット数が大きくなる程
顕著となる。すなわち、情報ビット数Ｋが変わらないと
すると、訂正可能ビット数が大きくなる程、情報として
不必要な検査ビット数Ｃが大きくなり、全体の符号ビッ
ト数Ｎが大きくなるからである。
顕著となる。すなわち、情報ビット数Ｋが変わらないと
すると、訂正可能ビット数が大きくなる程、情報として
不必要な検査ビット数Ｃが大きくなり、全体の符号ビッ
ト数Ｎが大きくなるからである。
そこで、この発明では、受信データのうち情報ビット
の訂正データのみを求めるようにして、上述の問題を回
避するものである。
の訂正データのみを求めるようにして、上述の問題を回
避するものである。
［課題を解決するための手段］ この発明は、BCH符号に１ビットのパリティを付加し
た誤り訂正符号を用いた伝送データのシンドロームを計
算するシンドローム計算手段と、このシンドローム計算
手段で計算されたシンドロームに対する誤りパターンと
誤りパターンのパリティを発生する発生手段と、この発
生手段で発生された誤りパターンに対応するデータ訂正
を行なう演算手段と、伝送データのパリティと誤りパタ
ーンのパリティの一致を検出するパリティ検査手段とを
有することを特徴とするものである。
た誤り訂正符号を用いた伝送データのシンドロームを計
算するシンドローム計算手段と、このシンドローム計算
手段で計算されたシンドロームに対する誤りパターンと
誤りパターンのパリティを発生する発生手段と、この発
生手段で発生された誤りパターンに対応するデータ訂正
を行なう演算手段と、伝送データのパリティと誤りパタ
ーンのパリティの一致を検出するパリティ検査手段とを
有することを特徴とするものである。
［作 用］ 上述構成（第１図に示す）においては、パリティ検査
手段14で伝送データのパリティと誤りパターンのパリテ
ィの一致を検出することにより誤訂正が検知される。
手段14で伝送データのパリティと誤りパターンのパリテ
ィの一致を検出することにより誤訂正が検知される。
そのため、演算手段15では、伝送データの情報ビット
に対応する訂正データのみを求めればよく、発生手段13
からは受信データのうち情報ビットの誤りパターンのみ
が出力される。
に対応する訂正データのみを求めればよく、発生手段13
からは受信データのうち情報ビットの誤りパターンのみ
が出力される。
これにより、発生手段13の出力データのビット幅を小
さくし得ると共に、演算手段15等の回路規模を小さくし
得る。
さくし得ると共に、演算手段15等の回路規模を小さくし
得る。
［実施例］ 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。
ついて説明する。
本例においては、シンドロームパターンに対する訂正
可能なビット数内の誤りパターンと、その誤りパターン
のパリティを求めておく。もし、発生した誤りが訂正可
能なビット数内の誤りであったなら、誤りを含んだ受信
データのパリティと予め求めておいた誤りパターンのパ
リティとが一致するはずである。したがって、一致しな
かったら訂正可能ビット数以上の誤りがあったことにな
る。
可能なビット数内の誤りパターンと、その誤りパターン
のパリティを求めておく。もし、発生した誤りが訂正可
能なビット数内の誤りであったなら、誤りを含んだ受信
データのパリティと予め求めておいた誤りパターンのパ
リティとが一致するはずである。したがって、一致しな
かったら訂正可能ビット数以上の誤りがあったことにな
る。
第１図において、シンドローム計算回路11には、シリ
アル受信データが供給されると共に、この受信データに
同期したクロックCKが供給され、受信データのシンドロ
ームが計算される。
アル受信データが供給されると共に、この受信データに
同期したクロックCKが供給され、受信データのシンドロ
ームが計算される。
また、このシンドローム計算回路11で計算されたシン
ドロームパターン［SC-1,SC-2,・・・,S0］は、例えばR
OMで構成される誤りパターンテーブル13にアドレス［A
C-1,AC-2,・・・,A0］として供給される。
ドロームパターン［SC-1,SC-2,・・・,S0］は、例えばR
OMで構成される誤りパターンテーブル13にアドレス［A
C-1,AC-2,・・・,A0］として供給される。
ここで、各シンドロームパターン［SC-1,SC-2,・・
・,S0］に対する訂正可能ビット数内の誤りパターン［e
N-1,eN-2,・・・,e0）、その誤りパターンの１ビットの
パリティEpが予め求められ、誤りパターンテーブル13に
は、出力データとして、情報ビットの誤りパターン［e
N-1,eN-2,・・・,eN-K］、誤りパターン［eN-1,eN-2,・
・・,e0］のパリティEpが格納される。
・,S0］に対する訂正可能ビット数内の誤りパターン［e
N-1,eN-2,・・・,e0）、その誤りパターンの１ビットの
パリティEpが予め求められ、誤りパターンテーブル13に
は、出力データとして、情報ビットの誤りパターン［e
N-1,eN-2,・・・,eN-K］、誤りパターン［eN-1,eN-2,・
・・,e0］のパリティEpが格納される。
また、誤りパターンテーブル13には、出力データとし
て、訂正不可能検知データEuが格納される。この訂正不
可能検知データEuは、シンドロームパターン［SC-1,S
C-2,・・・,S0］が誤り訂正可能ビット数内の誤りパタ
ーン［eN-1,eN-2,・・・,e0］に対応するものではなく
（第２図において、誤りパターン［×，×，・・・，
×］の部分を参照）、誤り訂正が不可能な場合には、訂
正が不可能であることを示すデータである。この訂正不
可能検知データEuは、例えば訂正が可能な場合には
「０」となり、訂正不可能な場合には「１」となる。
て、訂正不可能検知データEuが格納される。この訂正不
可能検知データEuは、シンドロームパターン［SC-1,S
C-2,・・・,S0］が誤り訂正可能ビット数内の誤りパタ
ーン［eN-1,eN-2,・・・,e0］に対応するものではなく
（第２図において、誤りパターン［×，×，・・・，
×］の部分を参照）、誤り訂正が不可能な場合には、訂
正が不可能であることを示すデータである。この訂正不
可能検知データEuは、例えば訂正が可能な場合には
「０」となり、訂正不可能な場合には「１」となる。
上述したようにシンドローム計算回路11よりシンドロ
ームパターン［SC-1,SC-2,・・・,S0］が供給される
と、この誤りパターンテーブル13からは、そのシンドロ
ームパターンに対応する情報ビットの誤りパターン［e
N-1,eN-2,・・・,eN-K］、誤りパターン［eN-1,eN-2,・
・・,e0］のパリティEpおよび訂正不可能検知データEu
が出力される。
ームパターン［SC-1,SC-2,・・・,S0］が供給される
と、この誤りパターンテーブル13からは、そのシンドロ
ームパターンに対応する情報ビットの誤りパターン［e
N-1,eN-2,・・・,eN-K］、誤りパターン［eN-1,eN-2,・
・・,e0］のパリティEpおよび訂正不可能検知データEu
が出力される。
この誤りパターンテーブル13より出力される情報ビッ
トの誤りパターン［eN-1,eN-2,・・・,eN-K］は、誤っ
た情報ビットを訂正するための演算回路15を構成するＫ
個のエクスクルーシブオア回路に供給される。
トの誤りパターン［eN-1,eN-2,・・・,eN-K］は、誤っ
た情報ビットを訂正するための演算回路15を構成するＫ
個のエクスクルーシブオア回路に供給される。
また、S/Pレジスタ12には、シリアル受信データが供
給されると共に、この受信データに同期したクロックが
供給され、受信データの情報ビット部分［vN-1,vN-2,・
・・,vN-K］がパラレルデータでラッチされる。
給されると共に、この受信データに同期したクロックが
供給され、受信データの情報ビット部分［vN-1,vN-2,・
・・,vN-K］がパラレルデータでラッチされる。
S/Pレジスタ12より出力される受信データの情報ビッ
ト部分［vN-1,vN-2,・・・,vN-K］は、演算回路15お構
成するＫ個のエクスクルーシブオア回路に供給される。
そして、情報ビットの誤りパターン［eN-1,eN-2,・・
・,eN-K］によって受信データの情報ビット部分［vN-1,
vN-2,・・・vN-K］の誤ったビットが反転されて訂正さ
れ、この演算回路15からは情報ビットの訂正データ［w
K-1,wK-2,・・・,w0］が出力される。
ト部分［vN-1,vN-2,・・・,vN-K］は、演算回路15お構
成するＫ個のエクスクルーシブオア回路に供給される。
そして、情報ビットの誤りパターン［eN-1,eN-2,・・
・,eN-K］によって受信データの情報ビット部分［vN-1,
vN-2,・・・vN-K］の誤ったビットが反転されて訂正さ
れ、この演算回路15からは情報ビットの訂正データ［w
K-1,wK-2,・・・,w0］が出力される。
また、シリアル受信データは誤訂正検知回路14を構成
するエクスクルーシブオア回路14aに供給され、このエ
クスクルーシブオア回路14aの出力信号はＤフリップフ
ロップ14bのＤ端子に供給される。また、受信データの
各ビットに同期したクロックがＤフリップフロップ14b
に供給され、このＤフリップフロップ14bのＱ端子に得
られる出力データはエクスクルーシブオア回路14aに供
給されると共にエクスクルーシブオア路14cに供給され
る。
するエクスクルーシブオア回路14aに供給され、このエ
クスクルーシブオア回路14aの出力信号はＤフリップフ
ロップ14bのＤ端子に供給される。また、受信データの
各ビットに同期したクロックがＤフリップフロップ14b
に供給され、このＤフリップフロップ14bのＱ端子に得
られる出力データはエクスクルーシブオア回路14aに供
給されると共にエクスクルーシブオア路14cに供給され
る。
エクスクルーシブオア回路14cには、誤りパターンテ
ーブル13より出力される誤りパターンのパリティEpが供
給される。そして、このエクスクルーシブオア回路14c
より誤訂正検知データEcが出力される。
ーブル13より出力される誤りパターンのパリティEpが供
給される。そして、このエクスクルーシブオア回路14c
より誤訂正検知データEcが出力される。
上述したように、発生した誤りが訂正可能なビット数
内の誤りである場合には、誤りを含んだ受信データのパ
リティと誤りパターンのパリティEpは一致する。したが
って、発生した誤りが訂正可能なビット数内であり演算
回路15で情報ビットが正しく訂正されるときには、誤訂
正検知データEcとして「０」が出力され、一方、発生し
た誤りが訂正可能なビット数内でなく演算回路15で情報
ビットが正しく訂正されないときには、誤訂正検知デー
タEcとして「１」が出力される。
内の誤りである場合には、誤りを含んだ受信データのパ
リティと誤りパターンのパリティEpは一致する。したが
って、発生した誤りが訂正可能なビット数内であり演算
回路15で情報ビットが正しく訂正されるときには、誤訂
正検知データEcとして「０」が出力され、一方、発生し
た誤りが訂正可能なビット数内でなく演算回路15で情報
ビットが正しく訂正されないときには、誤訂正検知デー
タEcとして「１」が出力される。
本例の誤り訂正処理回路は以上のように構成される。
次に、具体例として、３ビットまでの誤り訂正が可能
で、生成多項式Ｇ（Ｘ）＝X10＋X8＋X5＋X4＋X2＋Ｘ＋
１のBCH（15,5）符号に偶数パリティを付加した符号を
用いた場合を考える。この場合、全符号ビット長16ビッ
ト、Ｎ＝15、Ｋ＝５である。
で、生成多項式Ｇ（Ｘ）＝X10＋X8＋X5＋X4＋X2＋Ｘ＋
１のBCH（15,5）符号に偶数パリティを付加した符号を
用いた場合を考える。この場合、全符号ビット長16ビッ
ト、Ｎ＝15、Ｋ＝５である。
第２図のは、BCH（15,5）符号の生成多項式Ｇ
（Ｘ）＝X10＋X8＋X5＋X4＋X2＋Ｘ＋１によって対応づ
けられるシンドロームパターン［S9,S8,・・・,S0］と
訂正可能ビット数内の誤りパターン［e14,e13,・・・,e
0］のテーブルである。そして、アドレス［A9,A8,・・
・,A0］にシンドロームパターン［S9,S8,・・・,S0］が
対応し、出力データ［D4,D3,・・・,D0］に誤りパター
ンの情報ビット部分［e14,e13,・・・,e10］が対応し、
出力データD5に誤りパターン［e14,e13,・・・,e0］の
パリティEpが対応し、出力データD6に訂正不可能検知デ
ータEuが対応するように、誤りパターンテーブル13を構
成するROMにデータが設定される。
（Ｘ）＝X10＋X8＋X5＋X4＋X2＋Ｘ＋１によって対応づ
けられるシンドロームパターン［S9,S8,・・・,S0］と
訂正可能ビット数内の誤りパターン［e14,e13,・・・,e
0］のテーブルである。そして、アドレス［A9,A8,・・
・,A0］にシンドロームパターン［S9,S8,・・・,S0］が
対応し、出力データ［D4,D3,・・・,D0］に誤りパター
ンの情報ビット部分［e14,e13,・・・,e10］が対応し、
出力データD5に誤りパターン［e14,e13,・・・,e0］の
パリティEpが対応し、出力データD6に訂正不可能検知デ
ータEuが対応するように、誤りパターンテーブル13を構
成するROMにデータが設定される。
以下、情報ビット「00101］を送信する場合を例にと
って説明する。送信データは、この５ビットの情報ビッ
トと、この情報ビットを生成多項式Ｇ（Ｘ）で割ったと
きの剰余である10ビットの検査ビット［0011011100］
と、以上の合計15ビットに対する１ビットの偶数パリテ
ィを付加した全長16ビットの符号［0010100110111001］
となる。
って説明する。送信データは、この５ビットの情報ビッ
トと、この情報ビットを生成多項式Ｇ（Ｘ）で割ったと
きの剰余である10ビットの検査ビット［0011011100］
と、以上の合計15ビットに対する１ビットの偶数パリテ
ィを付加した全長16ビットの符号［0010100110111001］
となる。
まず、この送信データの伝送中に、誤り訂正可能ビッ
ト数内のビット数の誤りで、誤りパターン［1110000000
000000］（「１」が立っているビットが誤りビッオを示
す）の誤りが生じ、受信データが［1100100110111001］
となるときの動作を説明する。
ト数内のビット数の誤りで、誤りパターン［1110000000
000000］（「１」が立っているビットが誤りビッオを示
す）の誤りが生じ、受信データが［1100100110111001］
となるときの動作を説明する。
最初にシンドローム計算回路11、S/Pレジスタ12、誤
訂正検知回路14がリセットされる。
訂正検知回路14がリセットされる。
リセット後、クロックのタイミングでシリアル受信デ
ータがシンドローム計算回路11に入力され、15クロック
目でシンドロームパターン［S9,S8,・・・,S0］＝［001
0100110］が求まり、このシンドロームパターンが誤り
パターンテーブル13にアドレス［A9,A8,・・・,A0］と
して入力される。誤りパターンテーブル13からは、予め
設定されている第２図ののテーブル値より、情報ビッ
トの誤りパターン［e14,e13,・・・,e10］＝［11100］
と、誤りパターンのパリティEp＝［１］と、訂正不可能
検知データEu＝［０］が出力される。
ータがシンドローム計算回路11に入力され、15クロック
目でシンドロームパターン［S9,S8,・・・,S0］＝［001
0100110］が求まり、このシンドロームパターンが誤り
パターンテーブル13にアドレス［A9,A8,・・・,A0］と
して入力される。誤りパターンテーブル13からは、予め
設定されている第２図ののテーブル値より、情報ビッ
トの誤りパターン［e14,e13,・・・,e10］＝［11100］
と、誤りパターンのパリティEp＝［１］と、訂正不可能
検知データEu＝［０］が出力される。
また、これと同時に、リセット後、クロックのタイミ
ングでシリアル受信データはS/Pレジスタ12に入力さ
れ、５クロック目で受信データの情報ビットに対応する
データ［v14,v13,・・・,v10］＝［11001］がラッチさ
れる。このデータと誤りパターンテーブル13より出力さ
れる誤りパターン［e14,e13,・・・,e10］＝［11100］
とが演算回路15の５個のエクスクルーシブオア回路に供
給されて誤りが訂正され、訂正データ［w5,w4,・・・,w
0］＝［00101］が得られる。
ングでシリアル受信データはS/Pレジスタ12に入力さ
れ、５クロック目で受信データの情報ビットに対応する
データ［v14,v13,・・・,v10］＝［11001］がラッチさ
れる。このデータと誤りパターンテーブル13より出力さ
れる誤りパターン［e14,e13,・・・,e10］＝［11100］
とが演算回路15の５個のエクスクルーシブオア回路に供
給されて誤りが訂正され、訂正データ［w5,w4,・・・,w
0］＝［00101］が得られる。
また、これらと同時に、リセット後、クロックのタイ
ミングでシリアル受信データは誤訂正検知回路14に入力
され、16クロック目で求まった受信データのパリティ
［１］と、誤りパターンテーブル13より出力される誤り
パターンのパリティEp＝［１］がエクスクルーシブオア
回路14cに供給されて一致が検出される。そして、誤訂
正検知データEcとして「０」が出力される。これによ
り、誤り訂正が正しく行なわれたことが検知される。
ミングでシリアル受信データは誤訂正検知回路14に入力
され、16クロック目で求まった受信データのパリティ
［１］と、誤りパターンテーブル13より出力される誤り
パターンのパリティEp＝［１］がエクスクルーシブオア
回路14cに供給されて一致が検出される。そして、誤訂
正検知データEcとして「０」が出力される。これによ
り、誤り訂正が正しく行なわれたことが検知される。
次に、送信データの伝送中に、誤り訂正可能ビット数
より多いビット数の誤りで、誤りパターン［0000000101
001100］の誤りが生じ、受信データが［00101000111101
01］となるときの動作を説明する。
より多いビット数の誤りで、誤りパターン［0000000101
001100］の誤りが生じ、受信データが［00101000111101
01］となるときの動作を説明する。
最初にシンドローム計算回路11、S/Pレジスタ12、誤
訂正検知回路14がリセットされる。
訂正検知回路14がリセットされる。
リセット後、クロックのタイミングでシリアル受信デ
ータがシンドローム計算回路11,S/Pレジスタ12および誤
訂正検知回路14に入力される。
ータがシンドローム計算回路11,S/Pレジスタ12および誤
訂正検知回路14に入力される。
シンドローム計算回路11では、リセット後15クロック
目でシンドロームパターン［S9,S8,・・・,S0］＝［001
0100110］が求まり、このシンドロームパターンが誤り
パターンテーブル13にアドレス［A9,A8,・・・,A0］と
して入力される。誤りパターンテーブル13からは、予め
設定されている第２図ののテーブル値より、情報ビッ
トの誤りパターン［e14,e13,・・・,e10］＝［11100］
と、誤りパターンのパリティEp＝［１］と、訂正不可能
検知データEu＝［０］が出力される。
目でシンドロームパターン［S9,S8,・・・,S0］＝［001
0100110］が求まり、このシンドロームパターンが誤り
パターンテーブル13にアドレス［A9,A8,・・・,A0］と
して入力される。誤りパターンテーブル13からは、予め
設定されている第２図ののテーブル値より、情報ビッ
トの誤りパターン［e14,e13,・・・,e10］＝［11100］
と、誤りパターンのパリティEp＝［１］と、訂正不可能
検知データEu＝［０］が出力される。
また、S/Pレジスタ12では、リセット後５クロック目
で受信データの情報ビットに対応するデータ［v14,v15,
・・・,v10］＝［00101］がラッチされる。このデータ
と誤りパターンテーブル13より出力される誤りパターン
［e14,e13,・・・,e10］＝［11100］とが演算回路15の
５個のエクスクルーシブオア回路に供給されて誤りが訂
正され、訂正データ［w5,w4,・・・,w0］＝［11001］が
得られる。
で受信データの情報ビットに対応するデータ［v14,v15,
・・・,v10］＝［00101］がラッチされる。このデータ
と誤りパターンテーブル13より出力される誤りパターン
［e14,e13,・・・,e10］＝［11100］とが演算回路15の
５個のエクスクルーシブオア回路に供給されて誤りが訂
正され、訂正データ［w5,w4,・・・,w0］＝［11001］が
得られる。
しかし、誤訂正検知回路14では、リセット後、16クロ
ック目で求まった受信データのパリティ［０］と、誤り
パターンテーブル13より出力される誤りパターンのパリ
ティEp＝［１］がエクスクルーシブオア回路14cに供給
され、誤訂正検知データEcとして「１」が出力される。
これにより、誤り訂正が誤訂正であることが検知され
る。
ック目で求まった受信データのパリティ［０］と、誤り
パターンテーブル13より出力される誤りパターンのパリ
ティEp＝［１］がエクスクルーシブオア回路14cに供給
され、誤訂正検知データEcとして「１」が出力される。
これにより、誤り訂正が誤訂正であることが検知され
る。
このように本例においては、誤訂正検知回路14で、受
信データのパリティと誤りパターンテーブル13よりも出
力される誤りパターンのパリティEpの一致が検出される
ことにより誤訂正検知データEcが得られる。
信データのパリティと誤りパターンテーブル13よりも出
力される誤りパターンのパリティEpの一致が検出される
ことにより誤訂正検知データEcが得られる。
そのため、誤りパターンテーブル13より情報ビットの
誤りパターン［eN-1,eN-2,・・・,eN-K］のみが出力さ
れ、演算回路15では受信データの情報ビットに対応する
訂正データ［wK-1,wK-2,・・・,w0］のみを求めること
で足りる。
誤りパターン［eN-1,eN-2,・・・,eN-K］のみが出力さ
れ、演算回路15では受信データの情報ビットに対応する
訂正データ［wK-1,wK-2,・・・,w0］のみを求めること
で足りる。
したがって本例によれば、例えば誤りパターンテーブ
ル33にROM等を使用する場合、従来よりも出力データの
ビット幅を小さくすることができ、いくつものROMにデ
ータビットを分けなくてはならないという問題を軽減す
ることができる。また、S/Pレジスタ12のシフト段数、
演算回路15を構成するウクスクルーシブオア回路の個数
を少なくできるので、回路規模を小さくでき、コストを
低減することができる。
ル33にROM等を使用する場合、従来よりも出力データの
ビット幅を小さくすることができ、いくつものROMにデ
ータビットを分けなくてはならないという問題を軽減す
ることができる。また、S/Pレジスタ12のシフト段数、
演算回路15を構成するウクスクルーシブオア回路の個数
を少なくできるので、回路規模を小さくでき、コストを
低減することができる。
［発明の効果］ 以上説明したように、この発明によれば、パリティ検
査手段で伝送データのパリティと誤りパターンのパリテ
ィの一致を検出することにより誤訂正が検知されるよう
にしたので、受信データの情報ビットに対応する訂正デ
ータのみを求めればよく、回路構成を簡単にできると共
に、回路規模を小さくでき、コストの低減化を図ること
ができる。
査手段で伝送データのパリティと誤りパターンのパリテ
ィの一致を検出することにより誤訂正が検知されるよう
にしたので、受信データの情報ビットに対応する訂正デ
ータのみを求めればよく、回路構成を簡単にできると共
に、回路規模を小さくでき、コストの低減化を図ること
ができる。
第１図はこの発明の一実施例を示す構成図、第２図は誤
りパターンテーブルの説明のための図、第３図は従来例
の構成図である。 11……シンドローム計算回路 12……S/Pレジスタ 13……誤りパターンテーブル 14……誤訂正検知回路 15……演算回路
りパターンテーブルの説明のための図、第３図は従来例
の構成図である。 11……シンドローム計算回路 12……S/Pレジスタ 13……誤りパターンテーブル 14……誤訂正検知回路 15……演算回路
Claims (1)
- 【請求項１】BCH符号に１ビットのパリティを付加した
誤り訂正符号を用いた伝送データのシンドロームを計算
するシンドローム計算手段と、 このシンドローム計算手段で計算されたシンドロームに
対する誤りパターンと誤りパターンのパリティを発生す
る発生手段と、 この発生手段で発生された誤りパターンに対応するデー
タ訂正を行なう演算手段と、 上記伝送データのパリティと上記発生手段で発生される
誤りパターンのパリティの一致を検出するパリティ検査
手段とを有することを特徴とする誤り訂正処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217871A JP2599001B2 (ja) | 1989-08-24 | 1989-08-24 | 誤り訂正処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217871A JP2599001B2 (ja) | 1989-08-24 | 1989-08-24 | 誤り訂正処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0388431A JPH0388431A (ja) | 1991-04-12 |
| JP2599001B2 true JP2599001B2 (ja) | 1997-04-09 |
Family
ID=16711076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217871A Expired - Lifetime JP2599001B2 (ja) | 1989-08-24 | 1989-08-24 | 誤り訂正処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599001B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014082574A (ja) | 2012-10-15 | 2014-05-08 | Samsung Electronics Co Ltd | 誤り検出訂正回路、及びメモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568348U (ja) * | 1979-06-30 | 1981-01-24 | ||
| JPS62245726A (ja) * | 1986-04-18 | 1987-10-27 | Kenwood Corp | Ｂｃｈ符号の復号装置 |
-
1989
- 1989-08-24 JP JP1217871A patent/JP2599001B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0388431A (ja) | 1991-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63197124A (ja) | 誤り検査システム | |
| JPH0728227B2 (ja) | Ｂｃｈ符号の復号装置 | |
| JPS632370B2 (ja) | ||
| US20030145272A1 (en) | Decoder and decoding method | |
| US5031181A (en) | Error correction processing apparatus | |
| JP2599001B2 (ja) | 誤り訂正処理回路 | |
| KR100330642B1 (ko) | 오류정정방법및오류정정장치 | |
| KR100281946B1 (ko) | 신드롬 계산 장치 | |
| JP3579039B2 (ja) | 巡回符号を用いた誤り訂正回路 | |
| JP3398560B2 (ja) | 短縮化誤り訂正復号装置 | |
| KR100397095B1 (ko) | 에러 검출 장치 및 그 방법 | |
| JPH0691471B2 (ja) | 誤り訂正回路 | |
| JPH08111647A (ja) | 単一誤り訂正および多重誤り検出ｂｃｈ符号の復号装置 | |
| JP3099890B2 (ja) | Ｂｃｈ符号の誤り訂正装置 | |
| JPH06244741A (ja) | 誤り訂正方法 | |
| JPS642293B2 (ja) | ||
| KR100246342B1 (ko) | 리드솔로몬오류수정장치 | |
| JP2600683B2 (ja) | リード・ソロモン符号の復号方法 | |
| JP2678093B2 (ja) | 復号化回路 | |
| JP2676860B2 (ja) | 信号伝送方式 | |
| JP2534563B2 (ja) | 許容誤り逐次訂正回路 | |
| JPH07183874A (ja) | 誤り訂正復号回路および選択呼出受信装置 | |
| JPH07326974A (ja) | ２重誤り訂正および多重誤り検出ｂｃｈ符号の復号装置 | |
| JPH05298131A (ja) | 誤り訂正復号装置 | |
| JPH0430618B2 (ja) |