JPH07183874A - 誤り訂正復号回路および選択呼出受信装置 - Google Patents

Abstract

(57)【要約】 【目的】 受信信号復号時に符号長は同一で情報ビット
数の異なるＢＣＨ符号を同一のアルゴリズムおよび回路
により誤り符号訂正を行なう。 【構成】 復調されたディジタル信号が符号長のシフト
レジスタ１１に入力されると同時にシンドローム算出回
路１２にも入力され、情報ビットと誤り訂正のため符号
化された冗長ビットを合わせた１符号長分の入力が完了
するとシンドロームの計算も完了する。次にシンドロー
ムの計算結果が誤り位置算出回路１３に入力され、シフ
トレジスタ１１からシリアルに出力される受信データに
同期して、訂正信号出力回路１４から訂正すべきビット
にて信号が出力され、訂正回路１５でそのビットが反転
され訂正が行なわれる。この出力データが正しく訂正さ
れているかを誤り誤訂正検出回路１６で判定し、その判
定結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、選択呼出受信装置にお
いて、符号長が同一で、情報ビット数が異なるＢＣＨ符
号の誤り訂正を同一のアルゴリズムおよび回路により行
なうことのできる誤り訂正復号回路および選択呼出受信
装置に関する。

【０００２】

【従来の技術】一般に、デジタル信号を変調し、その信
号を復調して扱う場合、情報ビットに誤り検出・訂正の
ためのパリティチェックビットを付加して符号化したも
のを送信し、受信後それを誤り訂正することにより信頼
性を向上させる手法を用いている。通常、選択呼出受信
装置には、誤り訂正符号としてＢＣＨ符号が採用されて
いる。

【０００３】以下、ＢＣＨ符号を用いた誤り訂正につい
て説明する。いま受信データＶ（Ｘ）を生成多項式Ｇ
（Ｘ）で割り算した余りをＲ（Ｘ）とすると、このＶ
（Ｘ）は伝送路にて誤りが無かった場合にはＧ（Ｘ）に
て割り切れるので、 Ｒ（Ｘ）＝０ となる。もし誤りがあった場合には、 Ｒ（Ｘ）≠０ となり、このＲ（Ｘ）によって誤り位置を判定し、その
ビットを反転することで訂正を行なうものである。情報
ビットをｋビット、上記のような生成多項式で割り算を
行なって余りがないように情報ビットの後ろに付けるパ
リティチェックビットをｍ（＝ｎ−ｋ）ビットとする
と、この符号をＢＣＨ（ｎ，ｋ）符号と表わす。

【０００４】図４は従来の選択呼出受信装置のＢＣＨ符
号誤り訂正復号回路の構成を示している。図４におい
て、４１は復調された信号のうちデータ部のｋビットを
格納するデータレジスタ、４２は受信データ（ｎビッ
ト）を生成多項式Ｇ（Ｘ）で割り算した余りＲ（Ｘ）
（ｎ−ｋ＝ｍビット）を算出するＲ（Ｘ）算出回路であ
る。４３は誤り位置に対応したパリティチェックビット
Ｒ’（Ｘ）のデータを持つＲ’（Ｘ）データテーブル、
４４はＲ（Ｘ）算出回路４２とＲ’（Ｘ）データテーブ
ル４３のデータを比較する比較回路、４５は比較回路４
４の結果から誤り位置を判定して訂正信号を出力する誤
り位置判定・訂正信号出力回路であり、この出力とデー
タレジスタ４１からのデータにより訂正を行なうのが訂
正回路４６である。４７は上記各部４１〜４５を制御す
るタイミング生成回路である。

【０００５】次に、上記従来例の動作について説明す
る。図４において、復調された信号（ＮＲＺ）をデータ
レジスタ４１に入力すると、受信データのうち情報ビッ
トのｋビットがデータレジスタ４１にストアされる。ま
たｎビットの入力が終わると、このｎビットのデータに
対してＲ（Ｘ）算出回路４２により割り算が実行され、
余りＲ（Ｘ）が算出される。もし受信データに誤りがあ
った場合、このＲ（Ｘ）は０にならない。Ｒ’（Ｘ）デ
ータテーブル４３には、データ部ｋビットの１〜ｔビッ
トの誤りに対応したＲ’（Ｘ）（ｍ＝ｎ−ｋビット）の
データが格納されている。比較回路４４において、これ
ら受信データから算出したＲ（Ｘ）と１〜ｔビット誤り
についてＲ’（Ｘ）のデータとの比較を行なう。この比
較結果から誤り位置を判定・訂正信号出力回路４５によ
り誤り位置の判定を行ない、データレジスタ４１からシ
リアルに出力されるデータに対応した訂正信号を出力す
る。そして、訂正回路４６において、データレジスタ４
１からのデータと誤り位置判定・訂正信号出力回路４５
からの訂正信号とによりデータの誤り訂正が行なわれ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の選択呼出受信装置におけるＢＣＨ符号誤り訂正回路
では、復調されたデジタル信号を生成多項式により割り
算した結果と誤り位置とが対応するデータをテーブルと
してあらかじめ持っており、そのデータと照合して誤り
位置を判定するテーブル参照方式を採用しているため、
入力される信号が符号長が同一でかつ原始多項式が同一
であって情報ビット数が異なる場合は、その信号のＢＣ
Ｈ符号誤り訂正を行なうには、パリティチェックビット
のビット数も異なるため、誤り位置判定のためのデータ
テーブルをさらにもう一つ持たなければならない。した
がって回路規模としては、情報ビット数が２種類の信号
を扱おうとする場合、従来の情報ビット数が１種類の回
路に比べて、ほぼ２倍になってしまうという問題があっ
た。

【０００７】また、誤り訂正をする際に、回路としての
誤り訂正可能ビットを超える誤りが発生したものに対し
ては、正しいデータを出力することができず、また、符
号長が同一で情報ビット数が異なる符号を誤り訂正する
際、情報ビット数が長い符号は、訂正・検出のためのパ
リティチェックビットが少ないため誤り訂正・検出能力
が劣り、情報ビット数が短い符号に比べて誤訂正を起こ
す確率が大きくなるという問題があった。

【０００８】本発明は、このような従来の問題を解決す
るものであり、信号の誤り訂正復号の方法としてシンド
ロームを用いたＢＣＨ誤り訂正方法を用いることによ
り、符号長・符号生成のための原始多項式が同じで、情
報ビット数の異なる符号のＢＣＨ誤り訂正を同一のアル
ゴリズムおよび回路により行なうことのできる誤り訂正
復号回路および選択呼出受信装置を提供することを目的
とするものである。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するために、受信したデータを格納する手段と、ＢＣ
Ｈ訂正符号のシンドロームを計算する手段と、算出した
シンドロームから誤りビット位置を算出する手段と、そ
の算出結果からシフトレジスタの出力に同期して訂正信
号を出力する手段と、この訂正信号により誤り訂正を行
なう手段とを備えたものである。

【００１０】本発明はまた、上記構成における訂正結果
についてその誤り誤訂正を検出する手段を備えたもので
ある。

【００１１】

【作用】本発明は、上記構成により、情報ビット数の異
なるＢＣＨ符号の誤り訂正を行なう場合、情報ビット数
が１種類の時とほぼ同一のアルゴリズムおよび回路で実
現することができ、従来のテーブル参照方式に比べて大
幅に処理速度および回路規模を縮小することができる。

【００１２】また本発明によれば、誤り訂正復号時に誤
り誤訂正を検出する手段を設けたことにより、符号長が
同一で情報ビット数が異なる符号を誤り訂正する際に、
情報ビット数の長い符号の誤訂正を起こす確率を大幅に
減少させることができる。

【００１３】

【実施例】図１は本発明の一実施例における選択呼出受
信装置のＢＣＨ誤り訂正復号回路の構成を示すものであ
る。図１において、１１は復調された信号（ＮＲＺ）を
誤り訂正のために一時的にストアするｎビットのシフト
レジスタ、１２はシフトレジスタ１１にデータ入力が完
了すると同時にＢＣＨ訂正符号のシンドロームの計算が
完了するシンドローム算出回路、１３はその算出したシ
ンドロームから誤り位置を算出する誤り位置算出回路、
１４はその結果からシフトレジスタ１１の出力に同期し
て訂正信号を出力する訂正信号出力回路、１５はシフト
レジスタ１１からシリアルに出力されるデータと訂正信
号出力回路１４の出力により誤り訂正を行なう訂正回
路、１６は誤り訂正した後のデータの誤り誤訂正を検出
する誤り誤訂正検出回路、１７はこれら各部１１〜１
４、１６の動作タイミングを制御するタイミング生成回
路である。

【００１４】次に上記実施例の動作について説明する。
本実施例においては、同一の原始多項式により生成され
たＢＣＨ符号である復調したデジタル信号を誤り訂正復
号する際に、シンドローム算出回路１２、誤り位置算出
回路１３、訂正信号出力回路１４を用いて誤り訂正復号
を行なうことにより、情報ビットと誤り訂正検出のため
に符号化されたパリティチェックビットとを合わせたビ
ット長である符号長が同一で、その中の情報ビット数が
異なるＢＣＨ符号を同一のアルゴリズムおよび回路によ
り誤り訂正が実現できる。

【００１５】以下、図２および図３を参照しながら本実
施例の動作を詳細に説明する。図２は図１のシフトレジ
スタ１１から訂正回路１５までの各回路によって構成さ
れた誤り訂正回路を示すものである。以下の説明では、
誤り訂正復号を行なう符号として情報ビットと誤り訂正
検出のために符号化されたパリティチェックビットを合
わせたビット長である符号長が１５ビットのＢＣＨ符号
とし、このうち、情報ビット数７のＢＣＨ（１５，７）
符号と情報ビット数５のＢＣＨ（１５，５）符号を扱う
ものとする。

【００１６】ＢＣＨ（１５，７）の原始多項式は、 Ｇ₁ （ｘ）＝Ｘ⁴ ＋Ｘ＋１ …（１．１） Ｇ₃ （ｘ）＝Ｘ⁴ ＋Ｘ³ ＋Ｘ² ＋Ｘ＋１ …（１．２） である。

【００１７】また、生成多項式Ｇ_a （Ｘ）は、 Ｇ_a （Ｘ）＝Ｇ₁ （Ｘ）×Ｇ₃ （Ｘ） となる。

【００１８】ここで、２ビット誤りをしたとし、その誤
り位置をαⁱ ，α^j とする。シンドローム算出回路１２
で算出するシンドロームＳ₁ ，Ｓ₂ （＝Ｓ₁ ²），Ｓ
₃ は、 Ｓ₁ ＝αⁱ ＋α^j …（１．３） Ｓ₂ ＝α²ⁱ＋α^2j …（１．４） Ｓ₃ ＝α³ⁱ＋α^3j …（１．５） と表わせる。

【００１９】この誤り位置αⁱ ，α^j を根とする２次方
程式は、 Ｘ² ＋（αⁱ ＋α^j ）Ｘ＋αⁱ α^j ＝０ …（１．６） となり、これはシンドロームで表現すると、

【００２０】 Ｘ² ＋Ｓ₁ Ｘ＋（Ｓ₁ ² ＋Ｓ₃ ）／Ｓ₁ ＝０ …（１．７） となる。

【００２１】また、Ｓ₁ ，Ｓ₃ は受信データＶ（Ｘ）を
Ｇ₁ （Ｘ），Ｇ₃ （Ｘ）で割り算した時の剰余であるの
で、Ｓ₁ ，Ｓ₁ ²，Ｓ₃ を求め（１．７）から解を求め、
誤り位置検出回路１３により誤り位置を特定する。

【００２２】（１．７）の解を求めるのにＸ^1-＝ｚとし
て、２ビット誤りとすると、（１．７）式は、 １＋Ｓ₁ ｚ＋（Ｓ₁ ² ＋Ｓ₃ ／Ｓ₁ ）ｚ² ＝０ …（１．８） となり、ｚに解として各ベキ数を（α，α² ，α³ 、
…）を代入して、０になる時が誤りのビット位置とな
る。そこで、訂正信号出力回路１４によりシフトレジス
タ１１からの出力と同期させて、誤りの時は１、正しい
データの時には０を出力する。ここで、ｍｏｄ２の論理
和を行ない、正しいデータはそのまま出力し、誤りデー
タは反転し、訂正されて出力される。

【００２３】ここで、ＢＣＨ（１５，７）符号について
考えると、原始多項式は、 Ｇ₁ （ｘ）＝Ｘ⁴ ＋Ｘ＋１ …（１．１） Ｇ₃ （ｘ）＝Ｘ⁴ ＋Ｘ³ ＋Ｘ² ＋Ｘ＋１ …（１．２） Ｇ₅ （ｘ）＝Ｘ² ＋Ｘ＋１ …（１．９） となる。

【００２４】また、生成多項式Ｇ_b （Ｘ）は、 Ｇ_b （Ｘ）＝Ｇ₁ （Ｘ）×Ｇ₃ （Ｘ）×Ｇ₅ （Ｘ） となる。

【００２５】このＢＣＨ（１５，５）符号は、３ビット
誤り訂正可能であるが、ＢＣＨ（１５，７）符号と同じ
回路で扱おうとすると、ＢＣＨ（１５，７）符号は２ビ
ット誤り訂正の能力しかないためこれに合わせる。ここ
で、２ビット誤りに限ってしまえば、誤り位置を根とす
る２次方程式は（１．６）式と同一の式となり、同様に
シンドロームで表現した式は（１．７）式と同じであ
り、

【００２６】 Ｘ² ＋Ｓ₁ Ｘ＋（Ｓ₁ ² ＋Ｓ₃ ）／Ｓ₁ ＝０ …（１．７） となる。

【００２７】この（１．７）式にはＳ₁ ，Ｓ₁ ²，Ｓ₃ し
か含まれていない。つまり原始多項式Ｇ₁ （Ｘ）〜Ｇ₃
（Ｘ）は使用するが、Ｇ₅ （Ｘ）は使用しない。よっ
て、ＢＣＨ（１５，７）符号とＢＣＨ（１５，５）符号
は同一のアルゴリズムにより誤り訂正復号が実行でき
る。

【００２８】図２において、Ｓ₁ 〜Ｓ₃ 算出回路２１〜
２３により上記（１．１），（１．２）式から受信デー
タであるＮＲＺを割り算してその余りであるＳ₁ 〜Ｓ₃
を算出し、Ｓ₁ ² ＋Ｓ₃ ／Ｓ₁ 算出回路２４によりＳ₁ ²
＋Ｓ₃ ／Ｓ₁ を算出し、誤り位置算出回路１３および訂
正信号出力回路１４により（１．８）式によって誤り位
置を判定し、訂正信号を出力する。この結果、この誤り
訂正回路によりＢＣＨ（１５，７）符号とＢＣＨ（１
５，５）符号は同じ符号として扱うことができ、誤り訂
正復号が行なわれる。

【００２９】次に、上記実施例における誤り誤訂正検出
回路１６について説明する。図３は上記誤り誤訂正検出
回路１６の構成を示すものである。誤訂正防止のための
ｔ＋１ビット誤り検出回路としたものである。ＢＣＨ
（１５，７）符号、ＢＣＨ（１５，５）符号の２ビット
ランダム訂正に関してならば、３ビット誤り検出回路の
ブロック図となる。図３において、３１は検出ビット除
去回路、３２は図２全体で示した誤訂正回路と同様なＢ
ＣＨｔビット訂正回路、３３は出力回路、３４はｔ＋１
ビット誤り判定回路、３５はタイミング生成回路であ
る。

【００３０】ここで、もし受信データに２ビットを超え
る誤りがあったとすると、２ビット訂正後の出力データ
は正しいデータが出力されないことになる。したがっ
て、出力データが正しいデータかどうかを判定する必要
が出てくる。

【００３１】ＢＣＨ（１５，５）符号の場合は、符号間
距離は７であるので、誤り訂正能力は３となる。また、
受信データのビット誤り率との関係から、２ビットラン
ダム訂正・３ビット誤り検出とすれば、充分な誤り誤訂
正検出効果が得られるので、３ビット誤りの検出を行な
い、３ビット誤り時には訂正データの出力はしないよう
にする。

【００３２】次に、ＢＣＨ（１５，５）符号の３ビット
誤りの検出方法について述べる。まず、受信データを図
１の訂正回路１５に入力し、ここで誤り訂正を行なう。
受信データの誤りが２ビット以下であった場合は、訂正
回路１５からの出力データには誤りがないはずであるか
ら、その出力データからシンドロームＳ₁ を算出して
も、０になる。 Ｓ₁ ＝αⁱ ＋α^j …（１．３）

【００３３】もし、３ビット誤りがあったとするとシン
ドロームは（１．３）式のようにはならないので、２ビ
ット訂正後のデータからＳ₁ を算出しても０とはならな
い。したがって、ＢＣＨ（１５，５）符号の３ビット誤
り検出方法としては、上記の２ビット誤り訂正の後に、
その訂正データから誤り訂正回路のＳ₁ 算出回路２１を
用いてＳ₁ を算出する。そのＳ₁ の値が０であれば誤り
は２ビット以下で訂正データは正しいものであり、０で
なければ２ビットを超える誤りが受信データにあり、訂
正結果は正しくないと判定できることになる。

【００３４】ＢＣＨ（１５，７）符号の場合は、符号間
距離が５であるため、ランダム２ビット誤り訂正可能で
あるが、そのままの状態では３ビット誤りの検出は不可
能である。このことは、受信データが３ビット誤ってい
た場合、誤訂正をしてしまう可能性があるということに
なる。そのために、ＢＣＨ（１５，７）符号に関して
は、１ビットの偶数パリティまたは奇数パリティのチェ
ックビットを加え、ＢＣＨ（１５，７）＋１符号とし
て、符号間距離を増加させ２ビットランダム誤り訂正・
３ビット誤り検出を行ない、上記のＢＣＨ（１５，５）
符号の誤り訂正・検出と同じ能力を持たせる必要があ
る。３ビット誤り検出の方法としては、受信データを誤
り訂正回路に入力の際に＋１ビットのチェックビットを
除去して別の場所にストアしておく。次にこの＋１ビッ
トのチェックビットを除去した受信データは、ＢＣＨ
（１５，７）符号として扱えるので、同様にして２ビッ
ト誤り訂正を行ない、訂正後のデータをストアしておい
た＋１ビットのチェックビットにより３ビット誤りの検
出を行なう。この方法により、誤り訂正回路において
は、ＢＣＨ（１５，５）符号とＢＣＨ（１５，７）符号
は同じ回路で扱うことができる。

【００３５】以上の動作を、図３に示した構成に基づい
て説明すると、まず受信データが検出ビット（偶数パリ
ティまたは奇数パリティチェックビット）除去回路３１
に入力され、この検出ビット除去回路３１では、ＢＣＨ
（１５，７）＋１符号の場合のみ、＋１ビットの検出ビ
ットを受信データから除去して、このデータをストアし
ておく。＋１ビットの検出ビットが除去されたデータ
は、ＢＣＨ（１５，７）符号のＢＣＨ符号となり、図２
全体に示した誤り訂正回路と同様なＢＣＨｔビット訂正
回路３２により、２ビット誤り訂正が行なえる。この誤
り訂正の結果である訂正回路３２の出力から、ｔ＋１ビ
ット誤り判定回路３４により３ビット誤り検出を行な
う。

【００３６】この時、ＢＣＨ（１５，５）符号の場合に
は、誤り訂正後のビット訂正回路３２からの出力データ
から、図２の誤り訂正回路のＳ₁ 算出回路を使ってＳ₁
を算出する。この時、２ビット以内の誤りが訂正された
場合、または誤りが無かった場合には、このＳ₁ の値は
０となる。もし０でなかった時には、受信データに少な
くとも３ビット誤りがあり、誤り誤訂正が行なわれたと
判定して判定結果を出力し、出力回路３３からは訂正後
のデータは出力しない。

【００３７】またＢＣＨ（１５，７）符号の場合には、
誤り訂正後のデータと検出ビット除去回路３１からの検
出ビット（偶数パリティまたは奇数パリティチェックビ
ット）により判定を行なう。ここで同時に、３ビット以
上の誤り検出の確率を上げるために、上記のＢＣＨ（１
５，５）符号の時と同様にＳ₁ 算出による判定も行な
う。その両方の判定結果により、ＢＣＨ（１５，５）符
号の時と同様に、２ビット以内の誤りであれば、訂正後
のデータを出力し、誤訂正つまり少なくとも受信データ
が３ビット誤りであれば、データの出力はしない。上記
のような回路構成により、ＢＣＨ（１５，７）＋１符
号，ＢＣＨ（１５，５）符号の３ビット誤り検出が実現
できる。

【００３８】ＢＣＨ符号を用いた符号長・原始多項式が
同一で情報ビット数が異なる符号の誤り訂正・誤訂正検
出の方法およびその回路構成は、上記実施例で示したＢ
ＣＨ（１５，５）符号とＢＣＨ（１５，７）＋１符号だ
けでなく、ＢＣＨ（３１，１６）符号とＢＣＨ（３１，
２１）＋１符号、ＢＣＨ（６３，４５）符号とＢＣＨ
（６３，５１）＋１符号等のＢＣＨ符号についても実行
が可能であり、同一のアルゴリズムおよび回路により誤
り訂正が行なえ、上記の検出回路により誤り誤訂正の検
出が可能である。

【００３９】

【発明の効果】本発明は、上記実施例から明らかなよう
に、受信したデータを格納する手段と、ＢＣＨ訂正符号
のシンドロームを計算する手段と、算出したシンドロー
ムから誤りビット位置を算出する手段と、その算出結果
からシフトレジスタの出力に同期して訂正信号を出力す
る手段と、この訂正信号により誤り訂正を行なう手段と
を備えているので、情報ビット数の異なるＢＣＨ符号の
誤り訂正を行なう場合、情報ビット数が１種類の時とほ
ぼ同一のアルゴリズムおよび回路で実現することがで
き、従来のテーブル参照方式に比べて大幅に処理速度お
よび回路規模を縮小することができる。

【００４０】本発明はまた、上記構成における訂正結果
についてその誤り誤訂正を検出する手段を備えているの
で、符号長が同一で情報ビット数が異なる符号を誤り訂
正する際に、情報ビット数の長い符号の誤訂正を起こす
確率を大幅に減少させることができる。

【００４１】本発明はさらに、上記誤り訂正復号回路を
選択呼出受信装置に設けることにより、符号長・原始多
項式が同一で情報ビット数が２種類のＢＣＨ符号を、情
報ビット数が１種類の回路とほぼ同じ規模の回路および
ほぼ同じ誤訂正の確率で、２種類の情報ビットの長さの
異なる符号からなる信号を受信し、誤り訂正復号ができ
るという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例における選択呼出受信装置の
ＢＣＨ符号誤り訂正復号回路の概略ブロック図。

【図２】本発明の一実施例におけるＢＣＨ誤り訂正回路
のブロック図。

【図３】本発明の一実施例におけるＢＣＨ符号ｔ＋１ビ
ット誤り誤訂正検出回路のブロック図。

【図４】従来の選択呼出受信装置におけるテーブル参照
方式によるＢＣＨ（ｎ，ｋ）符号誤り検出回路の概略ブ
ロック図。

【符号の説明】

１１ シフトレジスタ １２ シンドローム算出回路 １３ 誤り位置算出回路 １４ 訂正信号出力回路 １５ 訂正回路 １６ 誤り誤訂正検出回路 １７ タイミング生成回路 ２１ シンドロームＳ₁ 算出回路 ２２ シンドロームＳ₂ 算出回路 ２３ シンドロームＳ₃ 算出回路 ２４ Ｓ₁ ² ＋Ｓ₃ ／Ｓ₁ 算出回路 ３１ 検出ビット除去回路 ３２ ＢＣＨｔビット検出回路（図２全体の回路と同
じ） ３３ 出力回路 ３４ ｔ＋１ビット誤り判定回路 ３５ タイミング生成回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田 中 靖 也 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 (72)発明者 水 木 貴 教 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 復調されたデジタル信号を入力し、ＢＣ
   Ｈ符号化された情報を誤り訂正復号する回路であって、
   受信したデータを格納する手段と、ＢＣＨ訂正符号のシ
   ンドロームを計算する手段と、前記算出したシンドロー
   ムから誤りビット位置を算出する手段と、前記算出結果
   からシフトレジスタの出力に同期して訂正信号を出力す
   る手段と、前記訂正信号により誤り訂正を行なう手段と
   を備えた誤り訂正復号回路。
2. 【請求項２】 誤り訂正を行なう手段の後段に誤り誤訂
   正を検出する手段を備えた請求項１記載の誤り訂正復号
   回路。
3. 【請求項３】 請求項１または２記載の誤り訂正復号回
   路を備えた選択呼出受信装置。