JP3099890B2

JP3099890B2 - Ｂｃｈ符号の誤り訂正装置

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Publication number: JP3099890B2
Application number: JP02198368A
Authority: JP
Inventors: 伸一中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-24
Filing date: 1990-07-24
Publication date: 2000-10-16
Anticipated expiration: 2015-10-16
Also published as: JPH0482325A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、２誤り訂正可能なBCH符号の誤り訂正装
置に関し、特に１誤り訂正可能なBCH符号の誤り訂正を
行うこともできるBCH符号の誤り訂正装置に関する。

（従来の技術）衛星放送では、テレビ音声をディジタル化して伝送し
ており、直接受信による高画質と合せて、高音質の放送
を視聴者に提供している。このテレビ音声のディジタル
音声伝送では、BCH符号と呼ばれる誤り訂正符号が用い
られている。

BCH符号は、巡回符号に属する符号であり、BCH符号の
符号器と復合器は生成多項式Ｇ（Ｘ）を除数とする割り
算回路になっている。そして、求めるものは商ではなく
てその余りであるのが特徴となっている。BCH符号の中
で２誤り訂正可能なものは、生成多項式Ｇ（Ｘ）とし
て、αを根として持つ最小多項式G₁（Ｘ）とα^３を根と
して持つ最小多孔式G₃（Ｘ）との積、即ち、Ｇ（Ｘ）＝
G₁（Ｘ）・G₃（Ｘ）として得られる。送信側では、情報
ビットを生成多項式Ｇ（Ｘ）で割って、その余りを検査
ビットとして情報ビットとともに送っている。この情報
ビットと検査ビットからなる送信符号語（BCH符号）を
Ｒ（Ｘ）とする。ここて、伝送系の雑音によってBCH符
号に誤りを生じる場合がある。この雑音系列をＥ（Ｘ）
と仮定すると、受信符号語Ｒ′（Ｘ）は、Ｒ′（Ｘ）＝Ｒ（Ｘ）＋Ｅ（Ｘ） …… と表すことができる。

式において、受信符号語Ｒ′（Ｘ）に誤りがなけれ
ば、Ｅ（Ｘ）＝０となって、Ｒ′（Ｘ）は最小多項式G₁
（Ｘ）及びG₃（Ｘ）で割り切れる。一方、受信符号語
Ｒ′（Ｘ）は、０でないＥ（Ｘ）を含む場合に、割り切
れず余りを生じる。これを式に表すと、となる。

即ち、受信符号語Ｒ′（Ｘ）を最小多項式G₁（Ｘ）及
びG₃（Ｘ）で割ると余りはそれぞれS₁及びS₃となる。こ
れらS₁,S₃はシンドロームと呼ばれている。今、２個の
ビット誤りが受信符号語Ｒ′（Ｘ）のｉ桁目、ｊ桁目に
発生したと仮定し、γｉとγｊを未知の拡大ガロア体GF
（2^m）の元として、と表すことができる。連立方程式を変形すると、となる。とすると、γｉとγｊは共に以下に示す多項式
（誤り位置方程式）σ（Ｘ）の根として与えられる。

σ（Ｘ）＝X²＋S₁X＋（S₁ ²＋S₃/S₁）＝０ …… このような式に拡大ガロア体GF（2^m）の元（α⁰,α
¹,α²,α³,…）を代入していけば、根はγｉ＝αⁱ,γｊ
＝α^ｊとして直ちに求められる。このときのαⁱ,α^ｊの
それぞれの次数i,jが誤りの位置となる。これらの位置
のビットを反転させれば、受信符号語の誤り訂正を行う
ことができる。

一方、受信符号語の誤りが１つの場合は、となる。とすると、S₁ ³＝S₃となり、S₁ ²＋S₃/S₁＝０と
なる。この式を式に代入すると、 σ（Ｘ）＝X²＋S₂X＝０ …… となる。ここでＸ＝０は拡大ガロア体GF（2^m）に含まれ
ないので、 σ（Ｘ）＝Ｘ＋S₁＝０ …… となる。とすると、２誤りの時と同様に、式に拡大ガ
ロア体GF（2m）の元（α⁰,α¹,α²,α³,…）を代入して
いけば、根はγｉ＝α^ｉとして直ちに求められる。この
ときの次数ｉが誤りの位置となる。

復号過程は、上に述べたように、シンドロームS
₁（Ｘ）,S₃（Ｘ）を求めるシンドローム演算の過程、式
に示した位置方程式σ（Ｘ）の係数を求める演算の過
程、式に拡大ガロア体GF（2^m）の元を代入して誤り位
置を求める演算の過程、誤り位置のビットを反転するこ
とにより誤り訂正を行う過程の４段階に分けられる。こ
れらの過程を実現する方法は種々考案されている。ここ
で、S₃/S₁の演算は割り算なので困難である。これに対
応して特公昭55−25746号公報に記載されているよう
に、S₃/S₁の演算結果をROMに書き込んでおく方法があ
る。また、別の方法として、S₃/S₁の演算を避けるため
に、特開昭61−281720号公報に記載されているように、
誤り位置方程式の項すべてにS₁を掛けてσ（Ｘ）＝S₁X2
＋S₁ ²X＋（S₁ ³＋S₃）＝０として解く方法もある。一
方、誤りの位置方程式σ（Ｘ）を解く方法としては、チ
ェーンサーチ法と呼ばれるものがある。これは、上記拡
大ガロア体GF（2^m）の元（α⁰,α¹,α²,α³,…）をを次
数の高い方から順次代入して行き根を求めることであ
る。そして、この根を求めると同時に一時バッファに蓄
えておいた受信符号語Ｒ′（Ｘ）を順次読出しながら誤
りの訂正を行っている。

従来、このような方法を用いて復号過程の簡略化を行
っていた。ここで、２誤り訂正可能なBCH符号と１誤り
訂正可能なBCH符号は、その訂正能力が異なるだけで、
それらの間に関連を持たせることができる。１誤り訂正
可能なBCH符号でフォーマットされたディジタル信号の
送受信システムがあるとき、誤り訂正能力を強化するた
めデータビットの一部を誤り訂正符号に割き２誤り訂正
可能なシステムにすることは簡単である。すなわち、１
誤り訂正可能なBCH符号の生成多項式を２誤り訂正可能
なBCH符号の生成多項式の一部に（すなわち、上述のG₁
（Ｘ））とすることができる。１誤り訂正可能なBCH符
号と２誤り訂正可能なBCH符号では、生成生成多項式が
異なるが、この２誤り訂正可能なBCH符号はその生成多
項式の一部にG₁（Ｘ）を持つことにより、従来の１誤り
訂正符号の受信装置で復号しても１誤りについては問題
なく訂正することができる。

ここで、従来の２誤り訂正符号の受信装置で１誤り訂
正可能なBCH符号を受信する場合、送信符号Ｒ（Ｘ）
は、あくまでG₁（Ｘ）で割りきれるのであって、G
₃（Ｘ）で割りきれるとはかぎらない。このため、シン
ドロームS₃＝Ｒ′（α^３）は不正確な値となる。これに
対応して、２誤り訂正可能なBCH符号の復号可能な受信
装置に、伝送されているデータが１誤り訂正符号か、２
誤り訂正可能なBCH符号かを送信側が受信側に知らせる
手段を設るとともに、１誤り訂正可能なBCH符号用の誤
り位置位置演算回路を２誤り訂正可能なBCH符号用のも
のと別に設け、１誤り訂正可能なBCH符号を受信した場
合に１誤り訂正可能なBCH符号用の誤り位置演算回路を
切換え選択して、σ（Ｘ）＝０を求める方法も考えられ
ているが、これでは、回路が複雑で高価なものになって
しまう。

（発明が解決しようとする課題）前記した従来のBCH符号誤り訂正装置では、２誤り訂
正可能なBCH符号の受信装置で、１誤り訂正可能なBCH符
号を受信する場合、シンドロームS₃＝Ｒ′（α^３）は不
正確な値となるので、１誤り訂正可能なBCH符号用の誤
り位置位置演算回路を２誤り訂正可能なBCH符号用のも
のと別に設なければならず、回路が複雑で高価なものに
なってしまう。

そこで、本発明は、前記の問題点を除去し、１つの誤
り位置演算回路で、１誤り訂正可能なBCH符号の１誤り
訂正と、２誤り訂正可能なBCH符号の２誤り訂正とを行
うことができるBCH符号誤り訂正装置の提供を目的とす
る。

［発明の構成］（課題を解決するための手段）第１の発明は、２誤り訂正可能なBCH符号の誤り訂正
装置であって、BCH符号の受信系列からシンドロームS₁
及びS₃を計算するシンドローム演算回路と、S₁ ²を計算
する回路と、S₁ ³を計算する回路と、（S₁ ³＋S₃）を計算
する回路と、誤り位置多項式σ（Ｘ）＝S₁X²＋S₁ ²X＋
（S₁ ³＋S₃）のにガロア体の元を順次代入して誤り位置
を求める誤り位置演算回路と、１誤り訂正可能なBCH符
号を受信する場合に、前記誤り位置演算回路の誤り位置
多項式σ（Ｘ）の係数（S₁ ³＋S₃）を０に切り換える回
路と、前記誤り位置演算回路が求めた誤り位置のビット
を反転させることにより、BCH符号の誤りを訂正する回
路手段とを具備したことを特徴とする。

第２の発明は、２誤り訂正可能なBCH符号の誤り訂正
装置であって、BCH符号の受信系列からシンドロームS₁
及びS₃を計算するシンドローム演算回路と、S₁ ²を計算
する回路と、S₃/S₁を計算する回路と、（S₁ ²＋S₃/S₁）
を計算する回路と、誤り位置多項式σ（Ｘ）＝X²＋S₁X
＋（S₁ ²＋S₃/S₁）にガロア体の元を順次代入して誤り位
置を求める誤り位置演算回路と、１誤り訂正可能なBCH
符号を受信する場合に、前記誤り位置演算回路の誤り位
置多項式σ（Ｘ）の係数（S₁ ²＋S₃/S₁）を０に切り換え
る回路と、前記誤り位置演算回路が求めた誤り位置のビ
ットを反転させることにより、BCH符号の誤りを訂正す
る回路手段とを具備したことを特徴とする。

（作用）第１の発明によれば、誤り位置演算回路は、２誤り訂
正可能なBCH符号を受信した場合に、誤り位置多項式を
σ（Ｘ）＝S₁X²＋S₁ ²X＋（S₁ ³＋S₃）として誤り位置を
求め、１誤り訂正可能なBCH符号を受信した場合に、誤
り位置演算回路の誤り位置多項式σ（Ｘ）の係数（S₁ ²
＋S₃/S₁）を０に切り換え、誤り位置多項式をσ（Ｘ）
＝S₁X²＋S₁ ²X＋０として誤り位置を求めることができる
ので、１つの誤り位置演算回路で、１誤り訂正可能なBC
H符号の１誤り訂正と、２誤り訂正可能なBCH符号の２誤
り訂正とを行うことができる。

第２の発明によれば、誤り位置演算回路は、２誤り訂
正可能なBCH符号を受信した場合に、誤り位置多項式を
σ（Ｘ）＝X²＋S₁X＋（S₁ ²＋S₃/S₁）として誤り位置を
求め、１誤り訂正可能なBCH符号を受信した場合に、誤
り位置演算回路の誤り位置多項式σ（Ｘ）の係数（S₁ ²
＋S₃/S₁）を０に切り換え、誤り位置多項式をσ（Ｘ）
＝σ（Ｘ）＝X²＋S₁X＋０として誤り位置を求めること
ができるので、１つの誤り位置演算回路で、１誤り訂正
可能なBCH符号の１誤り訂正と、２誤り訂正可能なBCH符
号の２誤り訂正とを行うことができる。

（実施例）以下、図面に基づいて本発明の実施例を詳細に説明す
る。第１図は本発明に係るBCH符号誤り訂正装置の一実
施例を示すブロック図である。

第１図において、符号１は、BCH符号の受信系列が入
力される入力端子を示す。受信系列がシンドロームS₁演
算回路２及びシンドロームS₃演算回路３に供給され、シ
ンドロームS₁及びシンドロームS₃が生成される。シンド
ロームS₁はS₁＝０検出回路４に供給される。このS₁＝０
検出回路４は、シンドロームS₁の各要素の全てが“0"の
時、即ち、誤りが無いときに、論理“1"（ハイレベ
ル）、それ以外の時論理“0"（ローレベル）の検出信号
を発生する。この検出信号は否定回路５に供給される。

シンドロームS₁は、二乗回路６及び乗算回路７に供給
され、S₁ ²及びS₁ ³がそれぞれ計算される。乗算回路７
は、後述するように、S₁ ²とS₁ ¹とを乗算することにより
S₁ ³を算出する構成とされる。シンドロームS₃及びS₁ ³が
加算回路８に供給され、（S₁ ³＋S₃）が算出される。ま
た、（S₁ ³＋S₃）は、ゲート回路９に供給される。ゲー
ト回路９は、端子10からの選択信号により、（S₁ ³＋
S₃）を通過させるか、０を出力するかを選択する。

ここで、本実施例のBCHの符号誤り訂正装置が適用さ
れるディジタル信号の送受信システムでは、伝送されて
いるデータが１誤り訂正可能なBCH符号か、２誤り訂正
可能なBCH符号かを送信側が受信側に知らせるための手
段（たとえば、訂正可能な誤り数を送信側がディジタル
信号変えて送信する等）が設けられており、端子10から
の選択信号u₀は、伝送されているデータがデータが１誤
り訂正可能なBCH符号の場合“O"となり、２誤り訂正可
能なBCH符号の場合“1"となる。

上述のようにして、誤り多項式σ（Ｘ）＝S₁X²＋S₁ ²X
＋（S₁ ³＋S₃）＝０（１誤り訂正可能なBCH符号の場合、
σ（Ｘ）＝S₁X²＋S₁ ²X＋０＝０）の係数S₁,S₁ ²,S₁ ³＋
S₃,0の各々が得られ、これらの係数が誤り位置演算回路
11に供給される。

誤り位置演算回路11は、誤り位置多項式σ（Ｘ）＝S₁
X²＋S₁ ²X＋（S₁ ³＋S₃）＝０（１誤りの場合、σ（Ｘ）
＝S₁X²＋S₁ ²X＋０＝０）の根をチェーンサーチ法で求
め、誤り位置を検出する。誤り位置演算回路11の出力は
誤り位置多項式σ（Ｘ）＝０のとき誤り訂正を行うため
論理“1"を発生し、誤り位置多項式σ（Ｘ）が０に等し
くないとき誤り訂正を行わないための論理“0"を発生す
る。

誤り位置演算回路11からの出力が否定回路５の出力と
ともに、ANDゲート13に供給される。否定回路５の出力
は、S₁＝０検出回路４によって、シンドロームS₁の各要
素の全てが“0"のとき“0"となる。ここでS₁＝０の場合
には、式，からS₂＝０が成り立つ。S₁＝S₂＝０の場
合には、誤り位置多項式の演算結果が式σ（Ｘ）＝０と
なり、誤り位置演算回路11は、誤って誤り位置信号を発
生する。この正しくない誤り位置信号を禁止するため
に、ANDゲート13が設けられている。

ANDゲート13を介した“1"の誤り位置信号がエクスク
ルーシブORゲート（以下EX−ORゲートと称する）14に供
給される。EX−ORゲート14は、誤り位置と対応して発生
する誤り位置信号により、バッファ回路15からの受信系
列のビットが反転される。EX−ORゲート14からの誤り訂
正がされたデータ系列が出力端子16に導出する。バッフ
ァ回路15は、誤り位置が検出されるのに必要な時間、受
信系列を遅延させる。

この実施例は、例えば（31,21）BHC符号の復号に対し
て適用できる。31は符号長、21は情報ビット長、最小距
離は５である。従って、２ビット以下の誤りを訂正でき
る。この符号の生成多項式は、Ｇ（Ｘ）＝（X⁵＋X²＋１）（X⁵＋X⁴＋X³＋X²＋１）＝X¹⁰＋X⁹＋X⁸＋X⁶＋X⁵＋X³＋１である。αを（X⁵＋X²＋１＝０）の根としたとき、α^３
を根として持つ最小多項式は、（X⁵＋X⁴＋X³＋X²＋１）
である。（X⁵＋X²＋１＝０）で与えられるガロア体GF
（2⁵）の元は、以下の通りである。

第２図は、シンドロームS₁を計算するシンドロームS₁
演算回路２の一例を示す。シンドロームS₁は、受信符号
語 γ′（Ｘ）＝γ_０＋γ₁X＋…γ₃₀X³⁰ に対して、γ（α^ｊ）を計算することで求められる。

シンドロームS₁演算回路２は、γ（α）を計算する回
路である。第２図に示すように、入力端子21からの受信
系列Ｒ（γ₃₀,γ₂₉,…γ₁,γ_０）に対して１クロックの
遅延量を持つフリップフロップ22,23,24,25,26が縦続接
続される。多項式（X⁵＋X²＋１）の場合には、入力端子
21とフリップフロップ22との間にEX−ORゲート27が挿入
される。EX−ORゲート27は（mod・２）の加算回路であ
る。

（mod・２）の加算は、００＝００１＝１１０＝１１１＝０である。

また、フリップフロップ23とフリップフロップ24との
間にEX−ORゲート28が挿入される。これらのEX−ORゲー
ト27,28の各々には、フリップフロップ26の出力がフィ
ードバックされる。

上述の入力端子21に“1"を入力し、順次、フリップフ
ロップ22,23,24,25,26からなるシフトレジスタをシフト
させると、α⁰,α¹,…α³⁰の２進数表現が各フリップフ
ロップから出力される。従って、入力端子21に受信系列
γ₃₀,γ₂₉,…γ₁,γ_０を順次入力することにより、シン
ドロームS₁（a₀,a₁,a₂,a₃,a₄）が得られる。

第３図は、シンドロームS₃を計算するシンドロームS₃
演算回路３の一例を示す。シンドロームS₃演算回路３
は、γ（α^３）を計算する回路であり、５個のフリップ
フロップ32,33,34,35,36が縦続接続される。多項式（X⁵
＋X⁴＋X³＋X²＋１）の場合には、入力端子31とフリップ
フロップ32との間にEX−ORゲート37が挿入される。ま
た、フリップフロップ32とフリップフロップ33との間に
はEX−ORゲート38が挿入され、フリップフロップ33とフ
リップフロップ34との間にはEX−ORゲート39が挿入さ
れ、フリップフロップ34とフリップフロップ35との間に
は、EX−ORゲート40が挿入される。これらのEX−ORゲー
ト37,38,39,40の各々には、フリップフロップ36の出力
がフィードバックされる。

従って、入力端子31に受信系列Ｒ（γ，γ，…γ₁,γ
_０）を順次入力することにより、シンドロームS₁（d₀,d
₁,d₂,d₃,d₄）が得られる。

第４図は、シンドロームS₁（a₀,a₁,a₂,a₃,a₄）の二乗
を計算する二乗回路６の一例を示す。二乗回路６は、a₀
及びa₄が入力されるEX−ORゲート41とa₁及びa₄が入力さ
れるEX−ORゲート42とa₃及びa₄が入力されるEX−ORゲー
ト43とから構成される。S₁ ²を（b₀,b₁,b₂,b₃,b₄）とす
ると、EX−ORゲート41からb₀が出力され、EX−ORゲート
42からb₂が出力され、EX−ORゲート43からb₃が出力さ
れ、a₂がb₄として出力され、a₃がb₁として出力される。

上述の二乗回路６によって、シンドロームS₁（a₀,a₁,
a₂,a₃,a₄）の二乗を計算できることを以下に説明する。

S₁ ＝a₄α^４＋a₃α^３＋a₂α^２＋a₁α^１＋a₀α^０ S₁ ²＝b₄α^８＋b₃α^６＋b₂α^４＋b₁α^２＋b₀α^０と表す。ここで、α⁸,α^６は表１を用いて次に示すよう
にα^４以下の次数に置き変えることができる。

S₁ ²＝b₄α^４＋（b₄＋b₃）α^３＋（b₄＋b₁）α^２＋b₃α^１＋（b₄＋b₀）α^０ここで、EX−ORゲート41,42,43は、それぞれ各要素の加
算（b₄＋b₀），（b₄＋b₁），（b₄＋b₃）を行っているの
で、二乗回路６がシンドロームS₁の二乗を計算できるこ
とは明らかである。

第５図は、乗算回路７の一例の構成を示す。51は、シ
ンドロームS₁演算回路２により計算されたシンドローム
S₁（a₀,a₁,a₂,a₃,a₄）の入力端子を示す。シンドローム
S₁は（mod・２）の乗算を行うAND回路52,53,54,55,56に
一方の入力として供給される。

mod・２の乗算は、である。AND回路56,55,54,53,52には、その他方の入力
としてそれぞれS₁ ²（b₀,b₁,b₂,b₃,b₄）が供給される。A
ND回路53,54,55,56の出力はそれぞれ加算回路57,58,59,
60には一方の入力として供給される。AND回路52の出力
はα乗算回路61に供給され、α乗算回路61の出力は加算
回路57に他方の入力として供給される。加算回路57の出
力はα乗算回路62に供給され、α乗算回路62の出力は加
算回路58に他方の入力として供給される。加算回路58の
出力はα乗算回路63に供給され、α乗算回路63の出力は
加算回路59に他方の入力として供給される。加算回路59
の出力はα乗算回路64に供給され、α乗算回路64の出力
は加算回路60に他方の入力として供給される。加算回路
60からは、S₁ ³（c₀,c₁,c₂,c₃,c₄）が出力される。即
ち、乗算回路７はS₁ ²とS₁とを乗算する構成である。

上述の乗算回路７によって、ガロア体上の２つの元A,
Bの積Ｃを乗算できることを以下に説明する。

Ａ＝a₄α^４＋a₃α^３＋a₂α^２＋a₁α^１＋a₀ Ｂ＝b₄α^４＋b₃α^３＋b₂α^２＋b₁α^１＋b₀ と表す。この両者の積は、下記に示すものとなる。

Ｃ＝Ａ×Ｂ＝（a₄α^４＋a₃α^３＋a₂α^２＋a₁α^１＋a₀） ×（b₄α^４＋b₃α^３＋b₂α^２＋b₁α^１＋b₀）＝（a₄b₄α^４＋a₃b₄α^３＋ a₂b₄α^２＋a₁b₄α^１＋ a₀b₄）α^４＋（a₄b₃α^４＋ a₃b₃α^３＋a₂b₃α^２＋ a₁b₃α^１＋a₀b₃）α^３＋（a₄b₂α^４＋a₃b₂α^３＋ a₂b₂α^２＋a₁b₂α^１＋ a₀b₂）α^２＋（a₄b₁α^４＋ a₃b₁α^３＋a₂b₁α^２＋ a₁b₁α^１＋a₀b₁）α^１＋ a₄b₀α^４＋a₃b₀α^３＋ a₂b₀α^２＋a₁b₀α^１＋a₀b₀ ＝c₄α^４＋c₃α^３＋c₂α^２＋c₁α^１＋ b₀ となる。

AND回路52,加算回路57,58,59の出力はα乗算回路61,6
2,6364によつてαが乗算される。

AND回路52の出力C₄は、 C₄＝c₄ α乗算回路61による乗算により加算回路57の出力C
₃は、 C₃＝c₄α^１＋c₃ α乗算回路62による乗算により加算回路58の出力C
₂は、 C₂＝（c₄α^１＋c₃）α^１＋c² C₂＝c₄α^２＋c₃α^１＋c² α乗算回路63による乗算により加算回路59の出力C
₁は、 C₁＝（c₄α^２＋c₃α^１＋c₂）α^１＋c₁ C₁＝c₄α^３＋c₃α^２＋c²α^１＋c₁ α乗算回路64による乗算により加算回路60の出力C
₀は、 C₀＝（c₄α^３＋c₃α^２＋c²α^１＋c₁）α^１＋c₀ C₀＝c₄α^４＋c₃α^３＋c²α^２＋c₁α^１＋c₀ となり演算が完了する。

第６図は、シンドロームS₁（a₀,a₁,a₂,a₃,a₄）とb₄と
を乗算するAND回路52の一例を示す。AND回路52は、a₁及
びb₄が入力されるANDゲート71とa₀及びb₄が入力されるA
NDゲート72とa₁及びb₄が入力されるANDゲート73とa₃及
びb₄が入力されるANDゲート74とa₄及びb₄が入力されるA
NDゲート75とから構成される。出力S₁b₄を（e₀,e₁,e₂,e
₃,e₄）とすると、ANDゲート71,72,73,74,75から、それ
ぞれe₀,e₁,e₂,e₃,e₄が出力される。

上述のAND回路52によって、シンドロームS₁（a₀,a₁,a
₂,a₃,a₄）とb₄とを乗算し、（e₀,e₁,e₂,e₃,e₄）＝（a₀b
₄,a₁b₄,a₂b₄,a₃b₄,a₄b₄）を出力できることは明らかで
ある。尚、他のAND回路53,54,55,56もAND回路52と同様
の構成となっている。

第７図は、AND回路52の出力にαを乗算するα乗算回
路61の一例を示す。α乗算回路61は、e₁及びe₄が入力さ
れるEX−ORゲート76により構成される。出力S₁b₄αを
（f₀,f₁,f₂,f₃,f₄）とすると、EX−ORゲート76からf₂が
出力され、e₀,e₂,e₃,e₄がそれぞれf₁,f₃,f₄,f₀として出
力される。

即ち、α（e₀＋e₁α＋e₂α_２＋e₃α_３＋e₄α_４）＝e₀α＋e₁α２＋e₂α３＋e₃α４＋e₄α５＝e₀α＋e₁α２＋e₂α３＋e₃α４＋e₄（α２＋α０）＝e₄＋e₀α＋（e₁＋e₄）α２＋e₂α３＋e₃α４＝f₀＋f₁α＋f₂α２＋f₃α３＋f₄α４となる。

上述のα乗算回路61によって、AND回路52の出力（e₀,
e₁,e₂,e₃,e₄）とαとを乗算して、（f₀,f₁,f₂,f₃,f₄）
を出力できることは明らかである。尚、他のα乗算回路
62,63,64,65もα乗算回路61と同様の構成となってい
る。

第８図は、α乗算回路61の出力（f₀,f₁,f₂,f₃,f₄）と
AND回路53の出力（g₀,g₁,g₂,g₃,g₄）とを加算するする
加算回路57の一例を示す。加算回路57は、f₀及びg₀,f₁
及びg₁,f₂及びg₂,f₃及びg₃,f₄及びg₄がそれぞれ入力さ
れるEX−ORゲート77,78,79,80,81により構成される。出
力S₁b₄α＋S₁b₃を（h₀,h₁,h₂,h₃,h₄）とすると、EX−OR
ゲート77,78,79,80,81からそれぞれh₀,h₁,h₂,h₃,h₄が出
力される。なお、他の加算回路58,59,60も加算回路57と
同様の構成となっている。また、（S₁ ³＋S₃）を算出す
る加算回路８も加算回路57と同様の構成となっている。

第９図は、ゲート回路９の一例の構成を示す。ゲート
回路９は、加算回路８の出力（S₁ ³＋S₃）＝（i₀,i₁,i₂,
i₃,i₄）と選択信号u₀とを乗算する乗算回路になってい
る。さらに詳しく説明すると、ゲート回路９は、i₀およ
びu₀が入力されるANDゲート81とi₁およびu₀が入力され
るANDゲート82とi₂およびu₀が入力されるANDゲート82と
i₃およびu₀が入力されるANDゲート82とi₄およびu₀が入
力されるANDゲート82ととから構成される。ゲート回路
９の出力（S₁ ³＋S₃）u₀を（j₀,j₁,j₂,j₃,j₄）とする
と、ANDゲート71,72,73,74,75から、それぞれj₀,j₁,j₂,
j₃,j₄が出力される。

上述の回路によって出力（S₁ ³＋S₃）＝（i₀,i₁,i₂,
i₃,i₄）と選択信号u₀とを乗算し、（j₀,j₁,j₂,j₃,j₄）
＝（j₀u₀,j₁u₀,j₂u₀,j₃u₀,j₄u₀）を出力できることは明
らかである。このu₀は、１誤り訂正可能なBCH符号の誤
り訂正を行う場合は論理値“0"となり、２誤り訂正可能
なBCH符号の誤り訂正を行う場合は論理値“1"となる。
このことは、ゲート回路９が２誤り訂正可能なBCH符号
の誤り訂正を行う場合、S₁ ³＋S₃をそのまま通過させ、
１誤り訂正可能なBCH符号の誤り訂正を行う場合、出力
が“0"となることを示している。

誤り位置演算回路11は、誤り位置多項式σ（Ｘ）＝S₁
αX²＋S₁ ²X＋（S₁ ³＋S₃）＝０の根を求める回路であ
る。ここで、ガロア拡大体GF（2^m）の元の数は2^m個であ
る。このうち元０を除いた2^m−１個の元はα^ｋと表され
る。とすると指数ｋの値はＯ〜（2^m−１）の範囲の値を
とる。受信符号の先頭ビットから誤り有無を調べるため
に、Ｘにα^-1,α^-2,…と代入する。もしσ（α^-k）＝０
となったとすると、受信符号の（2^m−１−ｋ）次すなわ
ち、符号長2^m−１の先頭からｋ番目に誤りがあったこと
がわかる。

第10図は誤り位置演算回路11の一例を示す。誤り位置
演算回路11は、１クロックの遅延量の遅延回路101,102,
103とα^-2乗算回路104とα^-1乗算回路105とスイッチ回
路106,107と加算回路108とゼロ検出回路109とから構成
される。加算回路108は、加算回路110,111から構成され
る。スイッチ回路106,107は、受信系列の先頭ビットの
タイミングの時のみ、即ち、係数S₁、S₁ ²をそれぞれ取
り込んだ時のみ、シンドロームS₁演算回路２からのS₁及
び二乗回路６からのS₁ ²を各々選択し、残りのビットの
タイミングでは、α^-2乗算回路105とα^-1乗算回路104を
それぞれ選択する。

スイッチ回路106及び107の出力が遅延回路101,102に
それぞれ供給され、遅延回路101,102の出力がα−^２乗
算回路104及びα^-1乗算回路105にそれぞれ供給され、巡
回構成とされる。α^-2乗算回路104は、α^-2を乗じるも
ので、α^-1乗算回路105はα^-1を乗じるものである。α
は、GF（2^m）の生成多項式の根である。αの符号長をｎ
とすると、α^-2乗算回路104により、S₁ ²α^-2nの項が得
られ、α^-1乗算回路105により、S₁ ²α^-nの項が得られ演
算される。これらのα^-2乗算回路104及びα^-1乗算回路1
05の出力が（mod・２）の加算を行う加算回路110に供給
され、加算回路110の出力は，加算回路111に一方の入力
として供給される。また、ゲート回路９の出力は遅延回
路103に供給され、遅延回路103の出力は、加算回路111
に他方の入力として供給される。加算回路110,111から
構成される加算回路108は、選択信号u₀が“1"の場合σ
（Ｘ）＝S₁X²＋S₁ ²X＋（S₁ ³＋S₃）、選択信号u₀が“0"
の場合σ（Ｘ）＝S₁X²＋S₁ ²X＋０、の演算を行うもの
で、この加算回路108（加算回路111）の出力が、ゼロ検
出回路109に供給される。ゼロ検出回路109の出力はAND
ゲート13に供給される。

第11図は、遅延回路の101の出力にα^-1を乗算するα
^-1乗算回路105の一例を示す、遅延回路102の出力Ｋを
（k₀,k₁,k₂,k₃,k₄）とすると、α^-1乗算回路105は、k₀
及びk₃が入力されるEX−ORゲート112により構成され
る。出力Ｋα^-1をＬ（l₀,l₁,l₂,l₃,l₄）とすると、EX−
ORゲート112からl₂が出力され、k₁,k₂,k₄,k₀,がそれぞ
れl₀,l₁,l₃,l₄として出力される。

即ち、α^-1（k₀＋k₁α^１＋k₂α^２＋k₃α^３＋k₄α^４）＝k₀α^-1＋k₁＋k₂α^１＋k₃α^２＋k₄α^３＝k₀（α^１＋α^４）＋k₁＋k₂α^１＋k₃α^２＋k₄α^３＝k₁＋（k₀＋k₂）α^１＋k₃α^２＋k₄α^３＋k₀α^４＝l₀＋l₁α^１＋l₂α^２＋l₃α^３＋l₄α^４となる。

第12図は、遅延回路101の出力にα^-2を乗算するα^-2
乗算回路104の一例を示す。遅延回路102の出力Ｍを
（m₀,m₁,m₂,m₃,m₄）とすると、α^-2乗算回路104は、m₀
及びm₃が入力されるEX−ORゲート113とm₁及びm₄が入力
されるEX−ORゲート114により構成される。

出力Ｋα^-2＝Ｎを（n₀,n₁,n₂,n₃,n₄）とすると、EX−
ORゲート113からn₁が出力され、EX−ORゲート114からn₂
が出力され、m₂,m₀,m₁がそれぞれn₀,n₃,n₄として出力さ
れる。

即ち、α^-2（m₀＋m₁α^１＋m₂α^２＋m₃α^３＋m₄α^４）＝m₀α^-2＋m₁α^-1＋m₂＋m₃α^１＋m₄α^２＝m₀（α^３＋α^０）＋m₁（α^１＋α^４）＋ m₂＋m₃α^１＋m₄α^２＝m₀＋m₂＋（m₁＋m₃）α^１＋m₄α^２＋m₀α^３＋m₁α^４＝n₀＋n₁α^１＋n₂α^２＋n₃α^３＋n₄α^４となる。

第13図は、加算回路111の出力Ｏ（o₀,o₁,o₂,o₃,o₄）
のゼロ検出を行うゼロ検出回路109を示している。ゼロ
検出回路109は、o₀,o₁,o₂,o₃,o₄が入力されるNORゲート
115から構成される。NORゲート115は、o₀,o₁,o₂,o₃,o₄
の全てが“0"のとき、σ（Ｘ）＝０を示す出力“1"を出
力する。

第14図は、シンドロームS₁演算回路２により計算され
たシンドロームS₁（a₀,a₁,a₂,a₃,a₄）のゼロ検出を行う
S₁＝０検出回路４を示している。S₁＝０検出回路４は、
a₀,a₁,a₂,a₃,a₄が入力されるNORゲート116とこのNORゲ
ート116の出力を誤り訂正の間保持しておくレジスタ117
とから構成される。NORゲート116は、a₀,a₁,a₂,a₃,a₄の
全てが“0"のとき、受信系列に誤りが無かったことを示
す出力“1"を出力する。また、a₀,a₁,a₂,a₃,a₄のうち少
なくとも１つが“1"のとき、誤りが有ったことを示す出
力“0"を出力する。

つぎに、誤り訂正動作について説明する。２誤り訂正
可能なBCH符号の誤り訂正を行う場合は、入力端子10か
らの訂正信号が“1"となり、誤り位置演算回路11には、
加算回路８からのS₁ ³＋S₃が供給され、誤り位置演算回
路11は、誤り位置多項式σ（Ｘ）＝S₁X²＋S₁ ²X＋（S₁ ³
＋S₃）のＸにα^-1,α^-2,…と順次代入する。これは、等
価的にα³⁰,α²⁹,…を代入したことになり、受信符号r
₃₀,r₂₉,…の誤りについて順次調べることになる。

１誤り訂正可能なBCH符号の誤り訂正を行う場合は、
入力端子10からの訂正信号が“0"となり、誤り位置演算
回路11には、０が供給され、誤り位置演算回路11は、誤
り位置多項式σ（Ｘ）＝S₁X²＋S₁X＋０のＸにα^-1,
α^-2,…と順次代入する。これにより、受信符号r₃₀,
r₂₉,…の誤りについて順次調べることになる。ここで、
この場合、シンドロームS₃は不正確な値になるが、σ
（Ｘ）＝S₁X²＋S₁X＋０には、シンドロームS₃は含まれ
ないので問題がない。

このような実施例によれば、１誤り訂正可能なBCH符
号の１誤り訂正と、２誤り訂正可能なBCH符号の２誤り
訂正とを、１つの誤り位置演算回路11で行うことができ
るので、回路の削減が行え、装置の製造コストを低減で
きる。

尚、上記実施例において、誤り位置演算回路11は、１
誤り訂正可能なBCH符号の誤り訂正を行う場合に、σ
（Ｘ）＝S₁＋S₁ ²X^-1＋０のチェーンサーチを行い、２誤
り訂正可能なBCH符号の誤り訂正を行う場合に、σ
（Ｘ）＝S₁＋S₁ ²X^-1＋（S₁ ³＋S₃）X^-2のチェーンサーチ
を行うように構成してもよい。

他の実施例として、誤り位置演算回路が、１誤り訂正
可能なBCH符号の誤り訂正を行う場合に、σ（Ｘ）＝αX
²＋S₁X＋０のチェーンサーチを行い、１誤り訂正可能な
BCH符号の誤り訂正を行う場合に、σ（Ｘ）＝αX²＋S₁X
＋S₁ ³＋S₃/S₁のチェーンサーチを行うように構成しても
よい。この場合S₃/S₁を得る回路は、S₃/S₁のROMテーブ
ルを用いるもの、1/S₁のROMテーブルを用いるもの等が
ある。

また、これらの実施例ではBCH（31,21）を短縮化した
例を示したが、この次数によらず、他の次数のBCH符号
にも適応できる。

［発明の効果］以上述べた様にこの発明によれば、１誤り訂正可能な
BCH符号の１誤り訂正と、２誤り訂正可能なBCH符号の２
誤り訂正とを、１つの誤り位置演算回路で行うことがで
きるので、回路の削減が行え、装置の製造コストを低減
できる。

【図面の簡単な説明】

第１図は本発明に係るBCH符号誤り訂正装置の一実施例
を示すブロック図、第２図は第１図のシンドロームS₁演
算回路を示すブロック図、第３図は第１図のシンドロー
ムS₃演算回路を示すブロック図、第４図は第１図の二乗
回路を示す回路図、第５図は第１図の乗算回路を示す回
路図、第６図は第５図のAND回路を示す回路図、第７図
は第５図のα乗算回路を示す回路図、第８図は第５図の
加算乗算回路を示す回路図、第９図は第１図のゲート回
路を示すブロック図、第10図は第１図の誤り位置演算回
路を示すブロック図、第11図は第10図のα^-2乗算回路を
示す回路図、第12図は第10図のα^-1乗算回路を示す回路
図、第13図は第10図のゼロ検出回路を示す回路図、第14
図は第１図のS₁＝０検出回路を示す回路図である。２……シンドロームS₁演算回路、３……シンドロームS₃演算回路、４……S₁＝０検出回路、６……二乗回路、７……乗算回路、８……加算回路、９……ゲート回路、11……誤り位置演算回路 15……バッファ回路。

Claims

(57)【特許請求の範囲】

【請求項１】２誤り訂正可能なBCH符号の誤り訂正装置
であって、 BCH符号の受信系列からシンドロームS₁及びS₃を計算す
るシンドローム演算回路と、 S₁ ²を計算する回路と、 S₁ ³を計算する回路と、（S₁ ³＋S₃）を計算する回路と、誤り位置多項式σ（Ｘ）＝S₁X²＋S₁ ²X＋（S₁ ³＋S₃）の
にガロア体の元を順次代入して誤り位置を求める誤り位
置演算回路と、１誤り訂正可能なBCH符号を受信する場合に、前記誤り
位置演算回路の誤り位置多項式σ（Ｘ）の係数（S₁ ³＋S
₃）を０に切り換える回路と、前記誤り位置演算回路が求めた誤り位置のビットを反転
させることにより、BCH符号の誤りを訂正する回路手段
とを具備したことを特徴とするBCH符号の誤り訂正装
置。
【請求項２】２誤り訂正可能なBCH符号の誤り訂正装置
であって、 BCH符号の受信系列からシンドロームS₁及びS₃を計算す
るシンドローム演算回路と、 S₁ ²を計算する回路と、 S₃/S₁を計算する回路と、（S₁ ²＋S₃/S₁）を計算する回路と、誤り位置多項式σ（Ｘ）＝X²＋S₁X＋（S₁ ²＋S₃/S₁）に
ガロア体の元を順次代入して誤り位置を求める誤り位置
演算回路と、１誤り訂正可能なBCH符号を受信する場合に、前記誤り
位置演算回路の誤り位置多項式σ（Ｘ）の係数（S₁ ²＋S
₃/S₁）を０に切り換える回路と、前記誤り位置演算回路が求めた誤り位置のビットを反転
させることにより、BCH符号の誤りを訂正する回路手段
とを具備したことを特徴とするBCH符号の誤り訂正装
置。