JPH0728227B2

JPH0728227B2 - Ｂｃｈ符号の復号装置

Info

Publication number: JPH0728227B2
Application number: JP60123756A
Authority: JP
Inventors: 雄一小島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-06-07
Filing date: 1985-06-07
Publication date: 1995-03-29
Anticipated expiration: 2010-03-29
Also published as: CA1256202A; US4751704A; EP0204576A2; EP0204576A3; JPS61281720A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、復号方法として、チェインサーチの手法を
用いた２誤り訂正可能なBCH符号の復号装置に関する。

〔発明の概要〕

この発明は、２誤り訂正可能なBCH符号の復号装置にお
いて、２つのシンドロームS₁,S₃を計算し、次に、S₁ ²,S
₁ ³,（S₁ ³＋S₃）の夫々を計算し、これらの計算結果をチ
ェインサーチ回路に供給して誤り位置多項式を解くこと
により、２以下の誤りを訂正できるもので、ROMやプロ
グラマブル論理アレイ（以下、PLAと略記する。）を使
用しない構成でLSI化に好適な復号装置である。

〔従来の技術〕２誤り訂正可能なBCH符号の復号方法の一つとして、受
信系列から２個のシンドロームS₁,S₃を計算し、次い
で、チェインサーチと呼ばれる手法により、誤り位置多
項式 σ（ｘ）＝x²＋S₁x＋S₁ ²＋（S₃/S₁）を解いて受信系列中の誤り訂正を行う復号方法が知られ
ている。

この復号の過程において、シンドロームS₁,S₃の夫々の
計算とS₁ ²の計算は、ゲートアレイ等のハードワイヤド
構成で比較的容易に実現することができるが、（S₁ ³/
S₁）という割算処理は、複雑な計算を必要とする。そこ
で例えば特公昭55−25746号公報に記載されているよう
に、ROMを用いて割算処理を行う方法がある。

〔発明が解決しようとする問題点〕

復号装置をLSI化する場合、PLAで割算回路を構成する
と、大きな回路規模となり、復号装置のチップサイズが
大きくなるという欠点があった。また、割算回路をROM
で構成する場合には、そのアクセスタイムによって復号
処理時間が制約されてしまい、高速で復号処理ができな
いという欠点があった。

従って、この発明の目的は、ROMや、PLAを必要とせず、
LSI化に好適なBCH符号の復号装置を提供することにあ
る。

〔問題点を解決するための手段〕

この発明は、チェインサーチの手法を用いた２誤り訂正
可能なBCH符号の復号回路において、シンドロームS₁及びS₃を計算する回路（2,3）と、 S₁が供給されてS₁ ²を計算する回路（５）と、加算回路及びシフトレジスタにより構成され、S₁とS₁ ²
を乗じることによりS₁ ³を計算する回路（６）と、 S₁ ³及びS₃が供給されて（S₁ ³＋S₃）を計算する回路
（７）と、 S₁,S₁ ²及びS₁ ³＋S₃が供給されるチェインサーチ回路
（８）とを備え、誤り位置多項式σ′（ｘ）（＝S₁x²＋S₁ ²x＋S₁ ³＋S₃）
を解いて２以下の誤りを訂正すると共に、 S₁とS₃が共に０であることを検出するゼロ検出回路
（４）を設け、ゼロ検出回路（４）の出力により訂正出力を禁止するよ
うにしたことを特徴とするBCH符号の復号装置である。

〔作用〕

誤り位置多項式として（σ′（ｘ）＝S₁x²＋S₁ ²x＋S₁ ³
＋S₃）を用いることにより、（S₃/S₁）という割算処理
項を誤り位置多項式から除き、S₁,S₁ ²,S₁ ³,S₃の各項を
求め、上述の誤り位置多項式を解くことにより、誤り位
置を求め、誤りを訂正する。従って、（S₃/S₁）の割算
処理を行う必要がなくなり、PLAやROMを使用することな
く復号処理の高速なしかも構成の簡単な復号装置を実現
できる。

〔実施例〕以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、以下の項目の順序に従ってなさ
れる。

a:全体の構成 b:BCH符号の一例 c:シンドローム計算回路 d:S₁ ²計算回路５ e:S₁ ³計算回路６ f:演算回路７ a.全体の構成第１図において、１は受信系列が入力される入力端子を
示す。受信系列がS₁計算回路２及びS₃計算回路３に供給
され、シンドロームS₁及びS₃が生成される。シンドロー
ムS₁及びシンドロームS₃がゼロ検出回路４に供給され
る。このゼロ検出回路４は、シンドロームS₁及びシンド
ロームS₃が共に全ディジット‘0'の時、即ち誤りが無い
時に、‘L'（ロウレベル）の検出信号を発生する。この
検出信号が受信系列と同期するように、ラッチ4Aに取り
込まれる。

シンドロームS₁がS₁ ²計算回路５及びS₁ ³計算回路６に供
給され、S₁ ²及びS₁ ³の値が計算される。S₁ ³計算回路６
は、後述するように、S₁ ²とS₁とを乗算することによりS
₁ ³を算出する構成とされる。シンドロームS₃及びS₁ ³が
演算回路７に供給され、（S₁ ³＋S₃）が算出される。

上述のようにして、誤り位置多項式σ′（ｘ）の係数
S₁,S₁ ²,S₁ ³,S₃の各々が得られ、これらの係数が破線で
囲んで示すチェインサーチ回路８に供給される。チェイ
ンサーチ回路８は、演算回路9,12と１クロックの遅延量
を有する遅延回路10,13とスイッチ回路11,14と加算回路
15とゼロ検出回路16とからなる。スイッチ回路11,14
は、受信系列の先頭のビットのタイミングに合わせて、
S₁計算回路２からのシンドロールS₁及びS₁ ²計算回路５
からのS₁ ²を夫々選択し、残りのビットのタイミングに
おいては、遅延回路10及び13の出力を夫々選択する。

スイッチ回路11及び14の出力が演算回路９及び12に夫々
供給され、演算回路９及び12の出力が遅延回路10及び13
に夫々供給され、巡回構成とされる。演算回路９は、α
^-2を乗じるもので、演算回路12は、α^-1を乗じるもので
ある。αは、GF（2m）の生成多項式の根である。符号長
をｎとすると、演算回路９により、S₁α^-2nの項が得ら
れ、演算回路12により、S₁ ²α^-nの項が得られる。これ
らの演算回路９及び12の出力が（mod.2）の加算を行う
加算回路15に供給される。

加算回路15は、誤り位置多項式（σ′（ｘ）＝S₁x²＋S₁
²x＋S₁ ³＋S₃）の演算を行うもので、この加算回路15の
出力がゼロ検出回路16に供給される。加算回路15の出力
がゼロとなる所が誤り位置である。ゼロ検出回路16は、
誤り位置で‘H'（ハイレベル）となる訂正指示信号を発
生する。

ゼロ検出回路16からの訂正指示信号がラッチ4Aの出力と
共に、ANDゲート17に供給される。ラッチ4Aの出力は、
ゼロ検出回路４によって、シンドロームS₁及びS₃の両者
の全ディジットが‘0'の時に、‘L'となる。（S₁＝S₃＝
０）の場合には、誤り位置多項式の演算結果がゼロとな
り、ゼロ検出回路16から誤って訂正指示信号が発生す
る。この正しくない訂正指示信号を禁止するために、AN
Dゲート17が設けられている。

ANDゲート17を介された‘H'の訂正指示信号がエクスク
ルーシブORゲート（EX−ORゲートと称する。）18に供給
される。EX−ORゲート18により、誤り位置と対応して発
生する訂正指示信号により、シフトレジスタ19からの受
信系列のビットが反転され、ビット誤りが訂正される。
EX−ORゲート18からの誤り訂正がされたデータ系列が出
力端子20に取り出される。シフトレジスタ19は、誤り位
置が検出されるのに必要な時間、受信系列を遅延させ
る。

上述の第１図の構成の動作（タイミング関係）について
以下に説明する。まず、受信された符号語は、先頭ビッ
トから順次S₁計算回路２及びS₃計算回路３に入力され
る。入力に先立って、S₁計算回路２及びS₃計算回路３に
含まれるレジスタは、リセットされている。

S₁計算回路２及びS₃計算回路３は、符号語の各ビットが
入力される毎に１回シフトし、最終ビットが入力されて
シフトされた段階で、シンドロームS₁及びS₃を出力す
る。

シンドロームS₁は、S₁ ²計算回路５及びS₁ ³計算回路６に
それぞれ入力される。S₁ ²計算回路５は、４ビットを同
時に入力され、S₁ ²の４ビットの出力を同時に得ること
ができる。４ビットのS₁ ²は、S₁ ³計算回路６に同時に、
S₁ ³の計算が終了するまで、入力される。S₁ ³計算回路６
に入力されるS₁は、１ビットずつ順次入力され、１ビッ
ト入力される毎にその内部のレジスタが１回シフトし、
４ビットの入力が終了して１回シフトした段階で、S₁ ³
が出力される。

S₁ ³計算回路６から出力されるS₁ ³とS₃計算回路３は、そ
れぞれ４ビット同時に演算回路７に供給され、S₁ ³＋S₃
の４ビットが同時に得られる。演算回路７によりS₁ ³＋S
₃の出力が得られた時点において、S₁が演算回路９に供
給され、S₁ ²が演算回路12に供給されるようにセレクタ1
1及び14が制御され、演算回路９及び12の出力、並びにS
₁ ³＋S₃が加算回路15に供給される。演算回路７は、１符
号語の訂正が終了するまでの間、加算回路15に対する入
力として、S₁ ³＋S₃を保持する。

加算回路15は、４ビットのガロア体加算結果を出力し、
その結果がゼロとなり、且つS₁とS₃がゼロでないときに
限り、ANDゲート17から先頭ビットに対する訂正信号がE
X−ORゲート18に供給される。このEX−ORゲート18の他
方の入力には、先頭ビットの訂正信号が出力されるタイ
ミングで、その先頭ビットが入力されるように、シフト
レジスタ19で遅延された受信符号語が供給される。

以下、受信符号語の第２ビット以降の訂正においては、
セレクタ11及び14はそれぞれレジスタ10及び13の出力を
選択するように制御され、加算回路15が（S₁α^-2n＋S₁ ²
α^-n＋S₁ ³＋S₃）の計算を繰り返して訂正を行なうよう
になされる。

ここで、チェインサーチ回路８による誤り位置の計算に
ついて説明する。

２ビットの誤り位置をi,jとしたとき、シンドローム
S₁、S₃は、 S₁＝αｉ＋αｊ S₃＝α³i＋α³j となる。一方、誤り位置において０となる多項式、すな
わちαｉ、αｊが代入されたときに０となる多項式 σ（ｘ）＝（ｘ−αｉ）（ｘ−αｊ）を誤り位置多項式という。S₁及びS₃の式から S₃＝（αｉ＋αｊ）^３＋αｉα²j＋α²iαｊ＝（αｉ＋αｊ）^３＋αｉαｊ（αｊ＋αｉ） ∵αｉαｊ＝（S₃＋S₁ ³）/S₁ が求められる。従って、 σ（ｘ）＝x²−（αｉ＋αｊ）ｘ＋αｉαｊ＝x²＋S₁x＋（S₃＋S₁ ³）/S₁ または＝x²＋S₁x＋S₁ ²＋S₃/S₁ が求められる。この発明では、この式を変形して、 σ（ｘ）＝x²＋S₁x＋S₁ ²＋S₃/S₁ ＝（S₁x²＋S₁ ²x＋S₁ ³＋S₃）/S₁ ＝σ′（ｘ）/S₁ とする。従って、S₁≠０の場合は、σ′（ｘ）＝０であ
れば、σ（ｘ）＝０になると言える。１ビット又は２ビ
ットの誤りが生じていた場合、S₁は、α^０〜α¹⁴までの
いずれかの値をとるために、S₁＝０とはならない。誤り
位置多項式σ（ｘ）が定義できない状態を除くために、
S₁＝S₃＝０をゼロ検出回路４によって検出し、誤りが無
いことが検出された場合に訂正動作を止めることにして
いる。

さて、チェインサーチ回路８に対して、S₁、S₁ ²、S₁ ³が
入力された時に、その出力は、 S₁α^-2＋S₁ ²α^-1＋S₃＋S₁ ³ ＝S₁α^-1α^-1＋S₁ ²α^-1＋S₃＋S₁ ³ ＝S₁α¹⁴α¹⁴＋S₁ ²α¹⁴＋S₃＋S₁ ³ ＝S₁（α¹⁴）^２＋S₁ ²α¹⁴＋S₃＋S₁ ³ ＝σ′（α¹⁴）となる。これはα¹⁴、すなわち先頭ビット位置に対応す
る元を誤り位置多項式σ′に代入したものに他ならな
い。従って、先頭ビットに誤りがあれば、この式の値が
０となる。

次の段階では、１回シフトして、＝S₁（α¹⁴）^２α^-2＋S₁ ²α¹⁴α^-1＋S₃＋S₁ ³ ＝S₁α²⁸α^-2＋S₁ ²α¹³＋S₃＋S₁ ³ ＝S₁α²⁶＋S₁ ²α¹³＋S₃＋S₁ ³ ＝S₁（α¹³）^２＋S₁ ²α¹³＋S₃＋S₁ ³ ＝σ′（α¹³）となり、２番目のビットに誤りがあれば、この式の値が
０となる。

以下同様にして順次シフト動作を繰り返してゆけば、誤
りのある位置でσ′（ｘ）＝０となり、０となった時点
でビットを反転することで、誤りは訂正されることにな
る。

b.BCH符号の一例この発明は、例えば、（15,7）BCH符号の復号に対して
適用できる。15は符号長、７は、情報ビット長、最小距
離は、５である。従って、２ビット以下の誤りを訂正で
きる。この符号の生成多項式は、Ｇ（ｘ）＝（x⁴＋ｘ＋１）（x⁴＋x³＋x²＋ｘ＋１）＝x⁸＋x⁷＋x⁶＋x⁴＋１ αを（x⁴＋ｘ＋１＝０）の根としたとき、α^３を根とし
て持つ最小多項式は、（x⁴＋x³＋x²＋ｘ＋１）である。（x⁴＋ｘ＋１＝０）で
与えられるガロア体GF（2⁴）の元は、以下の通りであ
る。

この符号のパリティ検査行列Ｈを下記に示す。

c.シンドローム計算回路第２図は、シンドロームS₁を計算するS₁計算回路２の一
例を示す。シンドローム計算は、受信符号語 γ（ｘ）＝γ_０＋γ₁x＋・・・・・＋γ₁₄x¹⁴ に対して、γ（αｊ）を計算することで求められる。

S₁計算回路２は、（ｉ−１）、即ちγ（α）を計算する
回路である。第２図に示すように、入力端子21からの受
信系列に対して、１クロックの遅延量を持つフリップフ
ロップ22,23,24,25が継続接続される。多項式（x⁴＋ｘ
＋１）の場合には、入力端子21及びフリップフロップ22
間に加算回路26（mod.2の加算を行うもので、EX−ORゲ
ートにより実現される。以下の加算回路の全ても同様に
mod.2の加算回路である。）が挿入される。

（mod.2）の加算は、００＝００１＝１１０＝１１１＝０である。

また、フリップフロップ22とフリップフロップ23との間
に加算回路27が挿入される。これらの加算回路26,27の
夫々には、フリップフロップ25の出力がフィードバッタ
される。

上述の入力端子21に‘1'を入力し、順次、フリップフロ
ップ22,23,24,25からなるシフトレジスタをシフトさせ
ると、α⁰,α¹,・・・・α¹⁴の２進数表現が各フリップ
フロップから出力される。従って、入力端子21に受信系
列γ₁₄,γ₁₃,・・・・γ_０を順次入力することにより、
シンドロームS₁（a₀a₁a₂a₃）が得られる。

第３図は、シンドロームS₃を計算するS₃計算回路３の一
例を示す。S₃計算回路３は、（ｊ＝３）、即ち（α^３）
を計算する回路である。４個のフリップフロップ32,33,
34,35と各フリップフロップ32〜35の入力側に設けられ
た加算回路36,37,38,39とが設けられている。加算回路3
6には、入力端子31からの受信系列とフリップフロップ3
3の出力とが供給され、加算回路37には、フリップフロ
ップ33の出力とフリップフロップ34の出力とが供給さ
れ、加算回路38には、フリップフロップ34の出力とフリ
ップフロップ35の出力とが供給され、加算回路39には、
フリップフロップ35の出力とフリップフロップ32の出力
とが供給される。

入力端子31に受信系列γ₁₄,γ₁₃,・・・・γ_０を順次入
力することにより、シンドロームS₃（d₀,d₁,d₂,d₃）が
得られる。

d.S₁ ²計算回路５第４図は、シンドロームS₁（a₀,a₁,a₂,a₃）の２乗を計
算するS₁ ²計算回路５の一例を示す。S₁ ²計算回路５は、
a₀及びa₂が入力される加算回路41とa₁及びa₃が入力され
る加算回路42とからなる。S₁ ²を（b₀b₁b₂b₃）とする
と、加算回路41からb₀が出力され、a₂がb₁として出力さ
れ、加算回路42からb₂が出力され、a₃がb₃として出力さ
れる。

第４図の構成によってS₁ ²が計算できることを以下に説
明する。

任意のガロア体上の元の多項式表現をa₀＋a₁α＋a₂α^２
＋a₃α^３とすると、（a₀＋a₁α＋a₂α^２＋a₃α^３）^２＝a₀ ²＋a₀a₁α＋a₀a₂α^２＋a₀a₃α^３＋a₀a₁α＋a₁α^２＋a₁a₂α^３＋a₁a₃α^４＋a₀a₂α^２＋a₁a₂α^３＋a₂ ²α^４＋a₂a₃α^５＋a₀a₃α^３＋a₁a₃α^４＋a₂a₃α^５＋a₃ ²α^６＝a₀ ²＋a₁α^２＋a₂ ²α^４＋a₃ ²α^６＝a₀＋a₁α^２＋a₂α^４＋a₃α^６＝a₀＋a₁α^２＋a₂（α＋１）＋a₃（α^３＋α^２）＝a₀＋a₂＋a₂α＋（a₁＋a₃）α^２＋a₃α^３＝b₀＋b₁α＋b₂α^２＋b₃α^３と書けるので、 b₀＝a₀＋a₂ b₁＝a₂ b₂＝a₁＋a₃ b₃＝a₃ となり、第４図に示す構成とされる。

なお、前述の表から分かるように、α^４＝α＋１（∵α
^４＋α＋１＝０）であり、α^６＝α^２α^４＝α^２（α＋
１）＝α^３＋α^２である。

e.S₁ ³計算回路６第５図は、S₁ ³計算回路６の一例の構成を示す。51は、S
₁計算回路２により計算されたシンドロームS₁（a₀a₁a₂a
₃）の入力端子を示す。継続接続された４個のフリップ
フロップ52,53,54,55の夫々の入力側に加算回路56,57,5
8,59が設けられている。これらの加算回路56〜596の一
方の入力として、フリップフロップ55の出力がフィード
バックされる。加算回路56〜59の他方の入力として（mo
d.2）の乗算が行われる回路61,62,63,64の出力が供給さ
れる。

（mod.2）の乗算は、である。乗算回路61〜64の一方の入力として、入力端子
51からのシンドロームS₁が供給され、その他方の入力と
して、S₁ ²（b₀b₁b₂b₃）が供給される。フリップフロッ
プ52〜55の夫々の出力に、S₁ ³（c₀c₁c₂c₃）が出力され
る。つまり、S₁ ³計算回路６は、S₁ ²とS₁とを乗算する構
成である。

上述のS₁ ³計算回路６によって、ガロア体上の２つの元
A,Bの積Ｃを乗算できることを以下に説明する。

まず、多項式表現で、Ａ＝a₃α^３＋a₂α^２＋a₁α＋a₀ Ｂ＝a₃α^３＋a₂α^２＋a₁α＋a₀ と表す。この両者の積は、下記に示すものとなる。

Ｃ＝Ａ×Ｂ＝（a₃α^３＋a₂α^２＋a₁α＋a₀） ×（b₃α^３＋b₂α^２＋b₁α＋b₀）＝a₃b₃α^６＋a₂b₃α^５＋a₁b₃α^４＋a₀b₃α^３ a₃b₂α^５＋a₂b₂α^４＋a₁b₂α^３＋a₀b₂α^２ a₃b₁α^４＋a₂b₁α^３＋a₁b₂α^２＋a₀b₁αa₃b₀α^３＋a₂b₀α^２＋a₁b₀α＋a₀b₀ ＝（a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀）α^３＋（a₂b₃α^３＋a₂b₂α^２＋a₂b₁α＋a₂b₀）α^２＋（a₁b₃α^３＋a₁b₂α^２＋a₁b₁α＋a₁b₀）α ＋（a₀b₃α^３＋a₀b₂α^２＋a₀b₁α＋a₀b₀）＝c₃α^３＋c₂α^２＋c₁α＋c₀ となる。

フリップフロップ55、54、53、52は、第１ステップでは
リセットされており、乗算回路64、63、62、61の出力が
それそれa₃b₃、a₃b₂、a₃b₁、a₃b₀であり、その段階の多
項式表現は、（a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀）α^-1 となる。これは、１回目のシフトでフリップフロップ5
5、54、53、52の出力となり、その出力Ｃは、Ｃ＝a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀ となる。

第２ステップでは、乗算回路64、63、62、61の出力がそ
れぞれa₂b₃、a₂b₂、a₂b₁、a₂b₀となり、この段階の多項
式表現は、（a₂b₃α^３＋a₂b₂α^２＋a₂b₁α＋a₂b₀）α^-1 となる。

ここで、Ｃと上式とが加算回路59、58、57、56で加算
されて、（（a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀）＋（a₂b₃α^３＋a₂b₂α^２＋a₂b₁α＋a₂b₀）α^-1 となり、２回目のシフトでＣ＝（a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀）α ＋（a₂b₃α^３＋a₂b₂α^２＋a₂b₁α＋a₂b₀）となる。

なお、ここにおけるシフト処理は、×αに相当するもの
となるため、例えばα^３は１回シフトされてα^４となる
が、これはガロア体生成多項式の関係で、α^４＝α＋１
（∵αう４＋α＋１＝０）となり、第５図におけるc₃が
フィードバックされて、加算回路57、56に供給されるこ
とになる。

以降、第３ステップでは同様にしてＣ′＝（a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀）α^２＋（a₂b₃α^３＋a₂b₂α^２＋a₂b₁α＋a₂b₀）α ＋（a₁b₃α^３＋a₁b₂α^２＋a₁b₁α＋a₁b₀）が求められ、第４ステップでＣ＝（a₃b₃α^３＋a₃b₂α^２＋a₃b₁α＋a₃b₀）α^３＋（a₂b₃α^３＋a₂b₂α^２＋a₂b₁α＋a₂b₀）α^２＋（a₁b₃α^３＋a₁b₂α^２＋a₁b₁α＋a₁b₀）α ＋（a₀b₃α^３＋a₀b₂α^２＋a₀b₁α＋a₀b₀）＝c₃α^３＋c₂α^２＋c₁α＋c₀ が求められ、乗算が完了する。

具体例として、（Ａ＝α^３）（Ｂ＝α^６）の場合を説明
する。これらの値は、２進数表現で、（a₃a₂a₁a₀）＝
（1000）、（b₃b₂b₁b₀）＝（1100）である。初期状態か
ら、シフト動作を順次行った時の出力（c₃c₂c₁c₀）の変
化は、下記の表に示すものとなる。

上述の表から明らかなように、４回のシフト動作を行う
ことによって、（α^３×α^６＝α^９＝1010）の乗算出力
を得ることができる。

この一実施例におけるS₁ ³計算回路６は、シンドロームS
₁から直接、S₁ ³を計算するのと異なり、S₁及びS₁ ²の両
者を乗算することにより、S₁ ³を計算しているので、回
路構成を大幅に簡略化することができる。

f.演算回路７（S₁ ³＋S₃）の計算を行う演算回路７は、第５図に示す
ように、S₃（＝c₀c₁c₂c₃）とS₁ ³（＝d₀d₁d₂d₃）との対
応するビット同士が加算回路71,72,73,74に夫々供給さ
れる構成である。この加算回路71〜74から（S₁ ³＋S₃）
の２進数表現（e₀e₁e₂e₃）が得られる。

g.演算回路９及び演算回路12 シンドロームS₁（a₃a₂a₁a₀）にα^-2を乗算する演算回路
９は、第７図に示すように、加算回路81及び加算回路82
により構成される。加算回路81にa₀及びa₁が供給され、
加算回路82に加算回路81の出力及びa₂が供給される。加
算回路82の出力がA₀とされ、入力a₃がA₁とされ、入力a₀
がA₂とされ、加算回路81の出力がA₃とされる。即ち α^-2（a₀＋a₁α＋a₂α^２＋a₃α^３）＝a₀α^-2＋a₁α^-1＋a₂＋a₃α ＝a₀（α^３＋α^２＋１）＋a₁（α^３＋１）＋a₂＋a₃α ＝（a₀＋a₁＋a₂）＋a₃α＋a₀α^２＋（a₀＋a₁）α^３＝A₀＋A₁α＋A₂α^２＋A₃α^３となる。

また、S₁ ²（b₃b₂b₁b₀）にα^-1を乗算する演算回路12
は、第８図に示すように、加算回路83により構成され
る。加算回路83にb₀及びb₁が供給される。加算回路83の
出力がB₀とされ、入力b₂がB₁とされ、入力b₃がB²とさ
れ、入力b₀がB₃とされる。即ち、 α^-1（b₀＋b₁α＋b₂α^２＋b₃α^３）＝b₀（α^３＋１）＋b₁＋b₂α＋b₃α^２＝（b₀＋b₁）＋b₂α＋b₃α^２＋b₀α^３＝B₀＋B₁α＋B₂α^２＋B₃α^３である。

〔発明の効果〕

この発明によれば、エラー位置多項式σ′（ｘ）におい
て従来のように、（S₃/S₁）の項を演算する必要がな
く、従って、IC化した場合に面積が大きくなるROMやPLA
を設けないですむ。この発明に依れば、ゲートアレイ等
のハードワイヤド構成により復号装置を実現することが
でき、LSI化に好適な復号装置を提供できる。この発明
は、符号長が長いBCH符号を用いる場合にハードウエア
の簡略化の効果が大きいものである。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体のブロック図、第２
図はシンドロームS₁を計算する回路のブロック図、第３
図はシンドロームS₃を計算する回路のブロック図、第４
図はS₁ ²を計算する回路のブロック図、第５図はS₁ ³を計
算する回路のブロック図、第６図は（S₁ ³＋S₃）を計算
する回路のブロック図、第７図はα^-2を乗じる回路のブ
ロック図、第８図はα^-1を乗じる回路のブロック図であ
る。図面における主要な符号の説明 1:受信系列の入力端子、2:S₁計算回路、3:S₃計算回路、
4,16:ゼロ検出回路、5:S₁ ²計算回路、6:S₁ ³計算回路、
7:（S₁ ³＋S₃）を計算する演算回路、8:チェインサーチ
回路、15:加算回路。

Claims

【特許請求の範囲】

【請求項１】チェインサーチの手法を用いた２誤り訂正
可能なBCH符号の復号装置において、シンドロームS₁及びS₃を計算する回路と、上記S₁が供給されてS₁ ²を計算する回路と、加算回路及びシフトレジスタにより構成され、上記S₁と
S₁ ²を乗じることによりS₁ ³を計算する回路と、上記S₁ ³及びS₃が供給されて（S₁ ³＋S₃）を計算する回路
と、上記S₁,S₁ ²及びS₁ ³＋S₃が供給され、誤り位置多項式
σ′（ｘ）（＝S₁x²＋S₁ ²x＋S₁ ³＋S₃）を解いて２以下
の誤りの情報を検出するチェインサーチ回路と、 S₁とS₃が共に０であることを検出するゼロ検出回路とを
設け、上記ゼロ検出回路の出力により上記チェインサーチ回路
の出力を禁止するようにしたことを特徴とするBCH符号
の復号装置。