JP3241851B2 - 誤り訂正復号装置 - Google Patents
誤り訂正復号装置Info
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- JP3241851B2 JP3241851B2 JP05856293A JP5856293A JP3241851B2 JP 3241851 B2 JP3241851 B2 JP 3241851B2 JP 05856293 A JP05856293 A JP 05856293A JP 5856293 A JP5856293 A JP 5856293A JP 3241851 B2 JP3241851 B2 JP 3241851B2
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Description
【０００１】
【産業上の利用分野】本発明は、誤り訂正符号の復号装
置、とくにＢＣＨ符号やリード・ソロモン符号などのブ
ロック符号の復号装置に関する。
置、とくにＢＣＨ符号やリード・ソロモン符号などのブ
ロック符号の復号装置に関する。
【０００２】
【従来の技術】一般に、ＢＣＨ符号やリード・ソロモン
符号等のブロック符号の復号を行なう復号器は、受信信
号を入力する入力端子、受信信号をおよそｎクロック遅
延させる遅延回路、シンドロームを計算するシンドロー
ム計算回路、誤り位置多項式を計算する誤り位置多項式
計算回路、誤り位置を検出する誤り位置検出回路（チエ
ンサーチ回路）、誤りを訂正する誤り訂正回路等の要素
回路から構成される。
符号等のブロック符号の復号を行なう復号器は、受信信
号を入力する入力端子、受信信号をおよそｎクロック遅
延させる遅延回路、シンドロームを計算するシンドロー
ム計算回路、誤り位置多項式を計算する誤り位置多項式
計算回路、誤り位置を検出する誤り位置検出回路（チエ
ンサーチ回路）、誤りを訂正する誤り訂正回路等の要素
回路から構成される。
【０００３】例えば、ＧＦ（２m ）の元をシンボルとす
るリード・ソロモン符号の復号器は、図８のように構成
される。ここで１０１は入力端子、１０２は遅延回路、
１０３はシンドローム計算回路、１０４は誤り位置多項
式計算回路、１０５は誤り位置検出回路、１０６は誤り
訂正回路、１０７は出力端子である。
るリード・ソロモン符号の復号器は、図８のように構成
される。ここで１０１は入力端子、１０２は遅延回路、
１０３はシンドローム計算回路、１０４は誤り位置多項
式計算回路、１０５は誤り位置検出回路、１０６は誤り
訂正回路、１０７は出力端子である。
【０００４】ここで復号器を構成する要素回路ではＧＦ
（２m ）上の演算を行うためには、すべての入力データ
はｍ（ｍは整数）ビット単位に処理しなければならな
い。このため復号器を構成する要素回路をクロック周波
数Ｒ（Ｈｚ）のＬＳＩで構成した場合、復号器の動作速
度はｍ・Ｒ（ｂｐｓ）となる。例えば、ＧＦ（２8 ）上
のリード・ソロモン符号の復号器を２０ＭＨｚのクロッ
ク周波数のＬＳＩで構成した場合、１６０Ｍ（ｂｐｓ）
の復号器を構成することができる。
（２m ）上の演算を行うためには、すべての入力データ
はｍ（ｍは整数）ビット単位に処理しなければならな
い。このため復号器を構成する要素回路をクロック周波
数Ｒ（Ｈｚ）のＬＳＩで構成した場合、復号器の動作速
度はｍ・Ｒ（ｂｐｓ）となる。例えば、ＧＦ（２8 ）上
のリード・ソロモン符号の復号器を２０ＭＨｚのクロッ
ク周波数のＬＳＩで構成した場合、１６０Ｍ（ｂｐｓ）
の復号器を構成することができる。
【０００５】しかし図８のような復号器の動作速度はｍ
・Ｒ（ｂｐｓ）で制限され、高速動作を行なうために
は、高いクロック周波数で動作可能な要素回路を用いる
必要がある。例えば、ＥＣＬ（エミッタカップルドロジ
ック）やＧａＡｓ等の化合物半導体を用いた回路は、Ｃ
ＭＯＳで構成した回路に比べてクロック周波数を数倍程
度高くすることができるものの、このような高速動作可
能な回路はＣＭＯＳで構成した回路と比較して消費電力
が増大するという問題点がある。
・Ｒ（ｂｐｓ）で制限され、高速動作を行なうために
は、高いクロック周波数で動作可能な要素回路を用いる
必要がある。例えば、ＥＣＬ（エミッタカップルドロジ
ック）やＧａＡｓ等の化合物半導体を用いた回路は、Ｃ
ＭＯＳで構成した回路に比べてクロック周波数を数倍程
度高くすることができるものの、このような高速動作可
能な回路はＣＭＯＳで構成した回路と比較して消費電力
が増大するという問題点がある。
【０００６】また複数の復号器を並列に設けて、入力信
号をシリアル／パラレル変換して並列処理を行なうこと
により高速化を図ることも考えられるが、複数の復号器
を並列に用いた場合には消費電力が増大なるだけでな
く、復号器の要素回路の占有面積が増大し、小型化に適
さないという問題点がある。
号をシリアル／パラレル変換して並列処理を行なうこと
により高速化を図ることも考えられるが、複数の復号器
を並列に用いた場合には消費電力が増大なるだけでな
く、復号器の要素回路の占有面積が増大し、小型化に適
さないという問題点がある。
【０００７】この他、特開昭６２−２６０４３１号の
「シンドローム計算装置」では、シンドロームを２つの
部分にわけて計算し、最後にこれらを加算して真のシン
ドロームを得ることにより２倍の高速化を図っている
が、これは誤り訂正装置の一部を高速化できるのみで誤
り訂正装置全体の高速化できるものではない。
「シンドローム計算装置」では、シンドロームを２つの
部分にわけて計算し、最後にこれらを加算して真のシン
ドロームを得ることにより２倍の高速化を図っている
が、これは誤り訂正装置の一部を高速化できるのみで誤
り訂正装置全体の高速化できるものではない。
【０００８】また、２元符号の高速化手法は幾つか提案
されている（例えば、1991年電子情報通信学会春季全国
大会、Ａ−２８３「高速ＢＣＨ−ＬＳＩの開発」、また
は電子情報通信学会、技術研究報告ＣＳ８９−５４，
「代数的誤り訂正符号の並列復号法」）。しかしなが
ら、これらの手法をリード・ソロモン符号などの多元符
号へ適用するのは難しい。
されている（例えば、1991年電子情報通信学会春季全国
大会、Ａ−２８３「高速ＢＣＨ−ＬＳＩの開発」、また
は電子情報通信学会、技術研究報告ＣＳ８９−５４，
「代数的誤り訂正符号の並列復号法」）。しかしなが
ら、これらの手法をリード・ソロモン符号などの多元符
号へ適用するのは難しい。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来の誤り訂正復号装置を高伝送速度のシステムに適用す
る場合、要素回路を高速化すると消費電力が増大すると
いう問題点があり、また複数の復号器を並列処理する構
成にすると、消費電力、回路規模が増大するという問題
等があった。
来の誤り訂正復号装置を高伝送速度のシステムに適用す
る場合、要素回路を高速化すると消費電力が増大すると
いう問題点があり、また複数の復号器を並列処理する構
成にすると、消費電力、回路規模が増大するという問題
等があった。
【００１０】本発明は上記の問題点に鑑みてなされたも
のであり、低消費電力・小回路規模で、処理をｐ倍（ｐ
は２以上の任意の整数）にし、多元符号にも容易に適用
可能な誤り訂正復号装置を提供することを目的としてい
る。
のであり、低消費電力・小回路規模で、処理をｐ倍（ｐ
は２以上の任意の整数）にし、多元符号にも容易に適用
可能な誤り訂正復号装置を提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】本発明の第１の誤り訂正
装置は、並列にｐシンボル（ｐは２以上の整数）の受信
信号を入力するｐ個の入力端子と、前記受信信号を遅延
させる遅延回路と、前記ｐ個の入力端子から入力される
受信信号をそれぞれ入力し、ガロア体ＧＦ（２r ）（ｒ
は正整数）の元を出力するｐ個の部分シンドローム計算
回路と、前記部分シンドローム計算回路のｐ個の出力を
加算する加算回路と、前記加算回路の出力から誤り位置
を検出し、前記遅延回路から出力される受信信号の誤り
を訂正する誤り位置検出訂正回路と、並列にｐシンボル
の復号結果を出力するｐ個の出力端子とを有する。
装置は、並列にｐシンボル（ｐは２以上の整数）の受信
信号を入力するｐ個の入力端子と、前記受信信号を遅延
させる遅延回路と、前記ｐ個の入力端子から入力される
受信信号をそれぞれ入力し、ガロア体ＧＦ（２r ）（ｒ
は正整数）の元を出力するｐ個の部分シンドローム計算
回路と、前記部分シンドローム計算回路のｐ個の出力を
加算する加算回路と、前記加算回路の出力から誤り位置
を検出し、前記遅延回路から出力される受信信号の誤り
を訂正する誤り位置検出訂正回路と、並列にｐシンボル
の復号結果を出力するｐ個の出力端子とを有する。
【００１２】本発明の第２の誤り訂正復号装置は、並列
にｐシンボル（ｐは２以上の整数）の受信信号を入力す
る入力端子と、前記受信信号を遅延させる遅延回路と、
前記受信信号から誤り位置多項式の係数を計算する誤り
位置多項式計算回路と、前記誤り位置多項式の係数をｐ
個の並列な誤り位置検出回路に供給する分岐回路と、前
記誤り位置多項式に各々異なるガロア体ＧＦ（２r ）
（ｒは正整数）の元を代入し、誤り位置を検出するｐ個
の誤り位置検出回路と、前記遅延回路から出力される受
信信号に対して前記ｐ個の誤り位置検出回路で検出され
た位置の誤りを訂正する誤り訂正回路と、並列にｐシン
ボルの復号結果を出力するｐ個の出力端子とを有する。
にｐシンボル（ｐは２以上の整数）の受信信号を入力す
る入力端子と、前記受信信号を遅延させる遅延回路と、
前記受信信号から誤り位置多項式の係数を計算する誤り
位置多項式計算回路と、前記誤り位置多項式の係数をｐ
個の並列な誤り位置検出回路に供給する分岐回路と、前
記誤り位置多項式に各々異なるガロア体ＧＦ（２r ）
（ｒは正整数）の元を代入し、誤り位置を検出するｐ個
の誤り位置検出回路と、前記遅延回路から出力される受
信信号に対して前記ｐ個の誤り位置検出回路で検出され
た位置の誤りを訂正する誤り訂正回路と、並列にｐシン
ボルの復号結果を出力するｐ個の出力端子とを有する。
【００１３】本発明の第３の誤り訂正復号装置は、ｐ個
（ｐは２以上の整数）の誤り訂正符号を並列に復号する
誤り訂正装置であって、ｐシンボルの受信信号を並列に
入力する入力端子と、前記受信信号を遅延させる遅延回
路と、前記受信信号を入力しｐ組のシンドロ−ムを出力
するｐ個のシンドローム計算回路と、前記ｐ組のシンド
ロームを入力し時分割で各シンドロームに対する誤り位
置多項式を計算する誤り位置多項式計算回路とを有す
る。
（ｐは２以上の整数）の誤り訂正符号を並列に復号する
誤り訂正装置であって、ｐシンボルの受信信号を並列に
入力する入力端子と、前記受信信号を遅延させる遅延回
路と、前記受信信号を入力しｐ組のシンドロ−ムを出力
するｐ個のシンドローム計算回路と、前記ｐ組のシンド
ロームを入力し時分割で各シンドロームに対する誤り位
置多項式を計算する誤り位置多項式計算回路とを有す
る。
【００１４】
【作用】本発明の誤り訂正復号装置によれば、ｐシンボ
ル（ｐは２以上の任意の整数）の信号を並列に入出力す
るため、従来のｐ倍の処理速度の復号装置を実現するこ
とができる。本発明の誤り訂正復号装置で、回路規模が
従来のｐ倍となる部分は、シンドロ−ム計算部と誤り位
置検出部のみであり、その他の部分の回路規模は従来の
復号装置とほとんど変わらないため、回路規模と消費電
力の増加は小さい。
ル（ｐは２以上の任意の整数）の信号を並列に入出力す
るため、従来のｐ倍の処理速度の復号装置を実現するこ
とができる。本発明の誤り訂正復号装置で、回路規模が
従来のｐ倍となる部分は、シンドロ−ム計算部と誤り位
置検出部のみであり、その他の部分の回路規模は従来の
復号装置とほとんど変わらないため、回路規模と消費電
力の増加は小さい。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係る誤り訂正復号装置の第１の実
施例を示す。この図１に示す誤り訂正復号装置の構成例
は、生成多項式が、 Ｇ（ｘ）＝（ｘ−α）（ｘ−α2 ） （但し、α：ＧＦ
（２4 ）の原始元） で与えられるＧＦ（２4 ）上の位置誤り訂正リード・ソ
ロモン（１５，１３）符号の復号器である。ここで１
ａ、１ｂ、１ｃは入力端子、２ａ、２ｂ、２ｃは遅延回
路、３はシンドローム計算回路、４は誤り訂正多項式計
算回路、５は誤り位置検出回路、６は誤り訂正回路、７
ａ、７ｂ、７ｃは出力端子である。またこの復号器は、
従来の復号器の３倍（ｐ＝３）の処理速度で復号を行う
ことができる。また１５シンボルの受信信号を｛Ｒ14，
Ｒ13，…，Ｒ1 ，Ｒ0 ｝で表現するものとする。
する。図１は本発明に係る誤り訂正復号装置の第１の実
施例を示す。この図１に示す誤り訂正復号装置の構成例
は、生成多項式が、 Ｇ（ｘ）＝（ｘ−α）（ｘ−α2 ） （但し、α：ＧＦ
（２4 ）の原始元） で与えられるＧＦ（２4 ）上の位置誤り訂正リード・ソ
ロモン（１５，１３）符号の復号器である。ここで１
ａ、１ｂ、１ｃは入力端子、２ａ、２ｂ、２ｃは遅延回
路、３はシンドローム計算回路、４は誤り訂正多項式計
算回路、５は誤り位置検出回路、６は誤り訂正回路、７
ａ、７ｂ、７ｃは出力端子である。またこの復号器は、
従来の復号器の３倍（ｐ＝３）の処理速度で復号を行う
ことができる。また１５シンボルの受信信号を｛Ｒ14，
Ｒ13，…，Ｒ1 ，Ｒ0 ｝で表現するものとする。
【００１６】図１において、入力端子１ａ，１ｂ，１ｃ
からは、それぞれ、 受信信号１１｛Ｒ14，Ｒ11，Ｒ8 ，Ｒ5 ，Ｒ2 ｝ 受信信号１２｛Ｒ13，Ｒ10，Ｒ7 ，Ｒ4 ，Ｒ1 ｝ 受信信号１３｛Ｒ12，Ｒ9 ，Ｒ6 ，Ｒ3 ，Ｒ0 ｝ が順次入力される。ここで、各受信信号はＧＦ（２4 ）
の元であり、１シンボルが、例えば４ビットで表現され
る。
からは、それぞれ、 受信信号１１｛Ｒ14，Ｒ11，Ｒ8 ，Ｒ5 ，Ｒ2 ｝ 受信信号１２｛Ｒ13，Ｒ10，Ｒ7 ，Ｒ4 ，Ｒ1 ｝ 受信信号１３｛Ｒ12，Ｒ9 ，Ｒ6 ，Ｒ3 ，Ｒ0 ｝ が順次入力される。ここで、各受信信号はＧＦ（２4 ）
の元であり、１シンボルが、例えば４ビットで表現され
る。
【００１７】入力端子１ａ，１ｂ，１ｃから入力される
受信信号１１，１２，１３は、それぞれ遅延回路２ａ，
２ｂ，２ｃへ供給されるとともに、シンドローム計算回
路３へ供給される。遅延回路２ａ，２ｂ，２ｃでは、各
受信信号を一定時間だけ遅延して出力する。
受信信号１１，１２，１３は、それぞれ遅延回路２ａ，
２ｂ，２ｃへ供給されるとともに、シンドローム計算回
路３へ供給される。遅延回路２ａ，２ｂ，２ｃでは、各
受信信号を一定時間だけ遅延して出力する。
【００１８】シンドローム計算回路３では、入力される
受信信号１１，１２，１３から、シンドロームＳ1 ，Ｓ
2 を計算する。シンドローム計算回路は、例えば、図２
のように構成される。
受信信号１１，１２，１３から、シンドロームＳ1 ，Ｓ
2 を計算する。シンドローム計算回路は、例えば、図２
のように構成される。
【００１９】ここで図２において、２１〜２６は繰り返
し積和演算回路である。また回路Ｄは遅延機能を有する
回路であり、例えば４ビットをラッチする回路であり、
例えば４個のＤフリップフロップで構成される。受信信
号１１は繰り返し積和計算回路２１と２４に、受信信号
１２は繰り返し積和計算回路２２と２５に、受信信号１
３は繰り返し積和計算回路２３と２６に入力される。繰
り返し積和計算回路２１，２２，２３の演算結果は、そ
れぞれ、 Ｓ1 (1) ＝α2 ｛Ｒ2 ＋α3 （Ｒ5 ＋α3 （Ｒ8 ＋α3 （Ｒ11＋α3 Ｒ14）｝ Ｓ1 (2) ＝α｛Ｒ1 ＋α3 （Ｒ4 ＋α3 （Ｒ7 ＋α3 （Ｒ10＋α3 Ｒ13）｝ Ｓ1 (3) ＝Ｒ0 ＋α3 （Ｒ3 ＋α3 （Ｒ6 ＋α3 （Ｒ9 ＋α3 Ｒ12） となる。この結果、Ｓ1 (1) とＳ1 (2) とＳ1 (3) を加
算することにより、シンドロームＳ１は Ｓ1 ＝Ｒ0 ＋α（Ｒ1 ＋α（Ｒ2 ＋…＋α（Ｒ13＋αＲ
14）） のように求められることがわかる。同様に、繰り返し積
和計算回路２４，２５，２６の演算結果Ｓ2 (1) とＳ2
(2) とＳ2 (3) を加算することにより、シンドロームＳ
2 Ｓ2 ＝Ｒ0 ＋α2 （Ｒ1 ＋α2 （Ｒ2 ＋…＋α2 （Ｒ13
＋α2 Ｒ14）） が計算される。ここで、シンドロームＳ1 ，Ｓ2 はＧＦ
（２4 ）の元である。
し積和演算回路である。また回路Ｄは遅延機能を有する
回路であり、例えば４ビットをラッチする回路であり、
例えば４個のＤフリップフロップで構成される。受信信
号１１は繰り返し積和計算回路２１と２４に、受信信号
１２は繰り返し積和計算回路２２と２５に、受信信号１
３は繰り返し積和計算回路２３と２６に入力される。繰
り返し積和計算回路２１，２２，２３の演算結果は、そ
れぞれ、 Ｓ1 (1) ＝α2 ｛Ｒ2 ＋α3 （Ｒ5 ＋α3 （Ｒ8 ＋α3 （Ｒ11＋α3 Ｒ14）｝ Ｓ1 (2) ＝α｛Ｒ1 ＋α3 （Ｒ4 ＋α3 （Ｒ7 ＋α3 （Ｒ10＋α3 Ｒ13）｝ Ｓ1 (3) ＝Ｒ0 ＋α3 （Ｒ3 ＋α3 （Ｒ6 ＋α3 （Ｒ9 ＋α3 Ｒ12） となる。この結果、Ｓ1 (1) とＳ1 (2) とＳ1 (3) を加
算することにより、シンドロームＳ１は Ｓ1 ＝Ｒ0 ＋α（Ｒ1 ＋α（Ｒ2 ＋…＋α（Ｒ13＋αＲ
14）） のように求められることがわかる。同様に、繰り返し積
和計算回路２４，２５，２６の演算結果Ｓ2 (1) とＳ2
(2) とＳ2 (3) を加算することにより、シンドロームＳ
2 Ｓ2 ＝Ｒ0 ＋α2 （Ｒ1 ＋α2 （Ｒ2 ＋…＋α2 （Ｒ13
＋α2 Ｒ14）） が計算される。ここで、シンドロームＳ1 ，Ｓ2 はＧＦ
（２4 ）の元である。
【００２０】シンドローム計算回路３の出力Ｓ1 ，Ｓ2
は、誤り位置多項式計算回路４に渡され、誤り位置多項
式σ（ｘ）＝σ1 ｘ＋σ0 の係数σ1 ，σ0 が計算され
る。位置誤りが生じている場合、σ1 ，σ0 は、 σ1 ＝１ σ0 ＝Ｓ1 ／Ｓ0 で計算される。
は、誤り位置多項式計算回路４に渡され、誤り位置多項
式σ（ｘ）＝σ1 ｘ＋σ0 の係数σ1 ，σ0 が計算され
る。位置誤りが生じている場合、σ1 ，σ0 は、 σ1 ＝１ σ0 ＝Ｓ1 ／Ｓ0 で計算される。
【００２１】誤り位置多項式の係数σ1 ，σ0 は、図１
の誤り位置検出回路５に供給される。ここで、誤りの生
じている位置をＬ（０≦Ｌ≦１４）とすると、誤り位置
多項式は、 σ（ｘ）＝ｘ＋αL に等しいため、σ（ｘ）にＧＦ（２4 ）の元 ｛α14，α13，…，α2 ，α1 ，α0 ｝ を順次代入していけば、誤り位置Ｌを検出することがで
きる。誤り位置検出回路５は、例えば、図３のようにし
て構成される。
の誤り位置検出回路５に供給される。ここで、誤りの生
じている位置をＬ（０≦Ｌ≦１４）とすると、誤り位置
多項式は、 σ（ｘ）＝ｘ＋αL に等しいため、σ（ｘ）にＧＦ（２4 ）の元 ｛α14，α13，…，α2 ，α1 ，α0 ｝ を順次代入していけば、誤り位置Ｌを検出することがで
きる。誤り位置検出回路５は、例えば、図３のようにし
て構成される。
【００２２】図３において、３１〜３３は代入回路、３
４〜３６は零検出回路である。ここで代入回路３１は、
σ（ｘ）に ｛α14，α11，α8 ，α5 ，α2 ｝ を順次代入し、式の値を出力する回路である。式の値が
零となるとき、その位置の受信信号に誤りが生じている
と判定することができる。このため、零検出回路３４で
は、代入回路３１の出力が０であるか否か判定し、零か
否かを示すフラグ信号Ｆ１を出力する。また、代入回路
３２，３３では、それぞれ、σ（ｘ）に ｛α13，α10，α7 ，α4 ，α1 ｝ ｛α12，α9 ，α6 ，α3 ，α0 } を順次代入し、式の値を出力する回路である。これらの
式の値は、零検出回路３５、３６に入力され、０である
か否かを示すフラグ信号Ｆ２，Ｆ３がそれぞれ出力され
る。
４〜３６は零検出回路である。ここで代入回路３１は、
σ（ｘ）に ｛α14，α11，α8 ，α5 ，α2 ｝ を順次代入し、式の値を出力する回路である。式の値が
零となるとき、その位置の受信信号に誤りが生じている
と判定することができる。このため、零検出回路３４で
は、代入回路３１の出力が０であるか否か判定し、零か
否かを示すフラグ信号Ｆ１を出力する。また、代入回路
３２，３３では、それぞれ、σ（ｘ）に ｛α13，α10，α7 ，α4 ，α1 ｝ ｛α12，α9 ，α6 ，α3 ，α0 } を順次代入し、式の値を出力する回路である。これらの
式の値は、零検出回路３５、３６に入力され、０である
か否かを示すフラグ信号Ｆ２，Ｆ３がそれぞれ出力され
る。
【００２３】図１に示す誤り位置検出回路５の判定結果
は誤り訂正回路６に供給され、遅延回路２ａ，２ｂ，２
ｃから出力される受信信号の誤りが訂正される。ここ
で、誤りの大きさｅは、 ｅ＝Ｓ1 2 ／Ｓ2 で求められる。なぜなら、シンドロームＳ1 、Ｓ2 は、 Ｓ1 ＝ｅαL Ｓ2 ＝ｅα2L となっているからである。
は誤り訂正回路６に供給され、遅延回路２ａ，２ｂ，２
ｃから出力される受信信号の誤りが訂正される。ここ
で、誤りの大きさｅは、 ｅ＝Ｓ1 2 ／Ｓ2 で求められる。なぜなら、シンドロームＳ1 、Ｓ2 は、 Ｓ1 ＝ｅαL Ｓ2 ＝ｅα2L となっているからである。
【００２４】そして誤り訂正された受信信号は、並列に
３シンボルずつ出力端子７ａ，７ｂ，７ｃから出力され
る。このような構成の図１の誤り訂正復号装置は、受信
信号３シンボルを並列に復号することができるため、従
来の復号器と比較して３倍の処理速度で復号を行うこと
ができる。例えば、ｍ＝４ビット単位で処理を行ない、
クロック周波数２０ＭＨｚのＬＳＩで構成した場合、従
来の誤り訂正復号装置であれば処理速度が８０Ｍｂｐｓ
であったのに対し、図１の場合には２４０Ｍｂｐｓとな
る。
３シンボルずつ出力端子７ａ，７ｂ，７ｃから出力され
る。このような構成の図１の誤り訂正復号装置は、受信
信号３シンボルを並列に復号することができるため、従
来の復号器と比較して３倍の処理速度で復号を行うこと
ができる。例えば、ｍ＝４ビット単位で処理を行ない、
クロック周波数２０ＭＨｚのＬＳＩで構成した場合、従
来の誤り訂正復号装置であれば処理速度が８０Ｍｂｐｓ
であったのに対し、図１の場合には２４０Ｍｂｐｓとな
る。
【００２５】そして、図１の誤り訂正復号装置は従来の
復号復号より若干大きい回路規模となるが、単に復号器
を並列に設けるものと比較して、３倍の回路規模になる
ものではない点で有利である。なぜならば、従来に比べ
て回路規模がほぼ３倍になる部分は、シンドローム計算
回路３と誤り位置検出回路５のみであり、その他の部分
は、従来の復号装置とほぼ同じ回路規模ですむからであ
る。多重化が必要な回路が全体の回路に対して占める割
合は、訂正能力が大きい符号の復号器ほど小さい。この
結果、訂正能力が高い符号ほど消費電力や回路規模の増
加を小さく押さえられることがわかる。
復号復号より若干大きい回路規模となるが、単に復号器
を並列に設けるものと比較して、３倍の回路規模になる
ものではない点で有利である。なぜならば、従来に比べ
て回路規模がほぼ３倍になる部分は、シンドローム計算
回路３と誤り位置検出回路５のみであり、その他の部分
は、従来の復号装置とほぼ同じ回路規模ですむからであ
る。多重化が必要な回路が全体の回路に対して占める割
合は、訂正能力が大きい符号の復号器ほど小さい。この
結果、訂正能力が高い符号ほど消費電力や回路規模の増
加を小さく押さえられることがわかる。
【００２６】また図１におけるシンドローム計算回路３
は、図４のように構成することもできる。この場合に
は、図１の入力端子１ａ，１ｂ，１ｃからは、それぞ
れ、 受信信号１１｛Ｒ14，Ｒ13，Ｒ12，Ｒ11，Ｒ10｝ 受信信号１２｛Ｒ9 ，Ｒ8 ，Ｒ7 ，Ｒ6 ，Ｒ5 ｝ 受信信号１３｛Ｒ4 ，Ｒ3 ，Ｒ2 ，Ｒ1 ，Ｒ0 ｝ が順次入力される。
は、図４のように構成することもできる。この場合に
は、図１の入力端子１ａ，１ｂ，１ｃからは、それぞ
れ、 受信信号１１｛Ｒ14，Ｒ13，Ｒ12，Ｒ11，Ｒ10｝ 受信信号１２｛Ｒ9 ，Ｒ8 ，Ｒ7 ，Ｒ6 ，Ｒ5 ｝ 受信信号１３｛Ｒ4 ，Ｒ3 ，Ｒ2 ，Ｒ1 ，Ｒ0 ｝ が順次入力される。
【００２７】ここで図４のシンドローム計算回路におい
て、受信信号１１は繰り返し積和計算回路４１と４４
に、受信信号１２は繰り返し積和計算回路４２と４５
に、受信信号１３は繰り返し積和計算回路４３と４６に
入力される。繰り返し積和計算回路４１，４２，４３の
演算結果は、それぞれ、 Ｓ1 (1) ＝α10｛Ｒ10＋α（Ｒ11＋α（Ｒ12＋α（Ｒ13＋αＲ14）｝ Ｓ1 (2) ＝α5 ｛Ｒ5 ＋α（Ｒ6 ＋α（Ｒ7 ＋α（Ｒ8 ＋αＲ9 ）｝ Ｓ1 (3) ＝Ｒ0 ＋α（Ｒ1 ＋α（Ｒ2 ＋α（Ｒ3 ＋αＲ4 ） となる。この結果、Ｓ1 (1) とＳ1 (2) とＳ1 (3) を加
算することにより、シンドロームＳ1 Ｓ1 ＝Ｒ0 ＋α（Ｒ1 ＋α（Ｒ2 ＋…＋α（Ｒ13＋αＲ
14）） が求められることがわかる。同様に、繰り返し積和計算
回路４４，４５，４６の演算結果Ｓ2 (1) とＳ2 (2) と
Ｓ2 (3) を加算することにより、シンドロームＳ2 Ｓ2 ＝Ｒ0 ＋α2 （Ｒ1 ＋α2 （Ｒ2 ＋…＋α2 （Ｒ13
＋α2 Ｒ14）） が計算される。
て、受信信号１１は繰り返し積和計算回路４１と４４
に、受信信号１２は繰り返し積和計算回路４２と４５
に、受信信号１３は繰り返し積和計算回路４３と４６に
入力される。繰り返し積和計算回路４１，４２，４３の
演算結果は、それぞれ、 Ｓ1 (1) ＝α10｛Ｒ10＋α（Ｒ11＋α（Ｒ12＋α（Ｒ13＋αＲ14）｝ Ｓ1 (2) ＝α5 ｛Ｒ5 ＋α（Ｒ6 ＋α（Ｒ7 ＋α（Ｒ8 ＋αＲ9 ）｝ Ｓ1 (3) ＝Ｒ0 ＋α（Ｒ1 ＋α（Ｒ2 ＋α（Ｒ3 ＋αＲ4 ） となる。この結果、Ｓ1 (1) とＳ1 (2) とＳ1 (3) を加
算することにより、シンドロームＳ1 Ｓ1 ＝Ｒ0 ＋α（Ｒ1 ＋α（Ｒ2 ＋…＋α（Ｒ13＋αＲ
14）） が求められることがわかる。同様に、繰り返し積和計算
回路４４，４５，４６の演算結果Ｓ2 (1) とＳ2 (2) と
Ｓ2 (3) を加算することにより、シンドロームＳ2 Ｓ2 ＝Ｒ0 ＋α2 （Ｒ1 ＋α2 （Ｒ2 ＋…＋α2 （Ｒ13
＋α2 Ｒ14）） が計算される。
【００２８】また、図１における受信信号１１，１２，
１３を 受信信号１１｛Ｒ14，Ｒ13，Ｒ13，Ｒ11，Ｒ10｝ 受信信号１２｛Ｒ9 ，Ｒ8 ，Ｒ7 ，Ｒ6 ，Ｒ5 ｝ 受信信号１３｛Ｒ4 ，Ｒ3 ，Ｒ2 ，Ｒ1 ，Ｒ0 ｝ とする場合の誤り位置検出回路５は、図５のように構成
される。ここで５１〜５３は代入回路、５４〜５６は零
検出回路である。ここで図５の誤り位置検出回路には、
誤り位置多項式の係数σ1 ，σ0 が入力される。図５に
おいて、代入回路５１，５２，５３は、それぞれ、σ
（ｘ）に ｛α14，α13，α12，α11，α10｝ ｛α9 ，α8 ，α7 ，α6 ，α5 ｝ ｛α4 ，α3 ，α2 ，α1 ，α0 ｝ を順次代入し、式の値を出力する回路である。これらの
式の値は、零検出回路５４、５５，５６に入力され、零
であるか否かを示すフラグ信号Ｆ１，Ｆ２，Ｆ３がそれ
ぞれ出力される。
１３を 受信信号１１｛Ｒ14，Ｒ13，Ｒ13，Ｒ11，Ｒ10｝ 受信信号１２｛Ｒ9 ，Ｒ8 ，Ｒ7 ，Ｒ6 ，Ｒ5 ｝ 受信信号１３｛Ｒ4 ，Ｒ3 ，Ｒ2 ，Ｒ1 ，Ｒ0 ｝ とする場合の誤り位置検出回路５は、図５のように構成
される。ここで５１〜５３は代入回路、５４〜５６は零
検出回路である。ここで図５の誤り位置検出回路には、
誤り位置多項式の係数σ1 ，σ0 が入力される。図５に
おいて、代入回路５１，５２，５３は、それぞれ、σ
（ｘ）に ｛α14，α13，α12，α11，α10｝ ｛α9 ，α8 ，α7 ，α6 ，α5 ｝ ｛α4 ，α3 ，α2 ，α1 ，α0 ｝ を順次代入し、式の値を出力する回路である。これらの
式の値は、零検出回路５４、５５，５６に入力され、零
であるか否かを示すフラグ信号Ｆ１，Ｆ２，Ｆ３がそれ
ぞれ出力される。
【００２９】図６は本発明に係る誤り訂正復号装置の第
２の実施例を示す。図６は、ＧＦ（２m ）上のリード・
ソロモン（ｎ，ｋ）符号の復号器である。ここで６１は
入力端子、６２は遅延回路、６３はシンドローム計算回
路、６４は誤り位置多項式計算回路、６５は誤り位置検
出回路、６６は誤り訂正回路、６７は出力端子である。
２の実施例を示す。図６は、ＧＦ（２m ）上のリード・
ソロモン（ｎ，ｋ）符号の復号器である。ここで６１は
入力端子、６２は遅延回路、６３はシンドローム計算回
路、６４は誤り位置多項式計算回路、６５は誤り位置検
出回路、６６は誤り訂正回路、６７は出力端子である。
【００３０】図１において入力される受信信号｛Ｒn-1
，Ｒn-2 ，…，Ｒ1 ，Ｒ0 ｝は、 のｐ個の集合に分けられて、それぞれｐ個の入力端子か
ら入力される。ｐ個の入力端子から入力される受信信号
は、それぞれ、ｐ個の遅延回路へ供給される。各遅延回
路では、受信信号をおよそｎ／ｐクロックほど遅延して
出力する。シンドローム計算回路は、図２のシンドロー
ム計算回路（ｐ＝３の構成例）と同様に、１つのシンド
ローム計算につき、ｐ個の繰り返し積和計算回路と１つ
の加算回路とにより構成される。また、誤り位置検出回
路は、図３の誤り位置検出回路（ｐ＝３の構成例）と同
様に、ｐ個の代入回路とｐ個の零検出回路からなる。
，Ｒn-2 ，…，Ｒ1 ，Ｒ0 ｝は、 のｐ個の集合に分けられて、それぞれｐ個の入力端子か
ら入力される。ｐ個の入力端子から入力される受信信号
は、それぞれ、ｐ個の遅延回路へ供給される。各遅延回
路では、受信信号をおよそｎ／ｐクロックほど遅延して
出力する。シンドローム計算回路は、図２のシンドロー
ム計算回路（ｐ＝３の構成例）と同様に、１つのシンド
ローム計算につき、ｐ個の繰り返し積和計算回路と１つ
の加算回路とにより構成される。また、誤り位置検出回
路は、図３の誤り位置検出回路（ｐ＝３の構成例）と同
様に、ｐ個の代入回路とｐ個の零検出回路からなる。
【００３１】図６に示す構成の誤り訂正復号装置は、受
信信号ｐシンボルを並列に復号することができるため、
従来の復号器のｐ倍の速度で処理を行うことができる。
例えば、ｍ＝８、ｐ＝８とし、クロック周波数２０ＭＨ
ｚのＬＳＩで構成した場合、従来の誤り訂正復号装置で
あれば処理速度が１６０Ｍｂｐｓであったのに対し、図
６の場合には１．２８Ｇｂｐｓとなる。また、回路は、
従来の復号器のｐ倍以下の回路規模で構成することがで
きる。これは、並列にｐ個多重する必要のある回路が、
シンドローム計算回路と誤り位置検出回路のみであるこ
とによる。
信信号ｐシンボルを並列に復号することができるため、
従来の復号器のｐ倍の速度で処理を行うことができる。
例えば、ｍ＝８、ｐ＝８とし、クロック周波数２０ＭＨ
ｚのＬＳＩで構成した場合、従来の誤り訂正復号装置で
あれば処理速度が１６０Ｍｂｐｓであったのに対し、図
６の場合には１．２８Ｇｂｐｓとなる。また、回路は、
従来の復号器のｐ倍以下の回路規模で構成することがで
きる。これは、並列にｐ個多重する必要のある回路が、
シンドローム計算回路と誤り位置検出回路のみであるこ
とによる。
【００３２】図７は本発明に係る誤り訂正復号装置の第
３の実施例を示す。図７の誤り訂正復号装置は、２つの
ＧＦ（２m ）上のリード・ソロモン（ｎ，ｋ）符号の復
号を同時に行う復号器であり、その誤り位置多項式計算
回路を共有化している。ここで７１ａ、７１ｂは入力端
子、７２ａ、７２ｂ、７３ｃは遅延回路、７３ａ、７３
ｂはシンドローム計算回路、７４は誤り位置多項式計算
回路、７５ａ、７５ｂは誤り位置検出回路、７６ａ、７
６ｂは誤り訂正回路、７７ａ、７７ｂは出力端子であ
る。
３の実施例を示す。図７の誤り訂正復号装置は、２つの
ＧＦ（２m ）上のリード・ソロモン（ｎ，ｋ）符号の復
号を同時に行う復号器であり、その誤り位置多項式計算
回路を共有化している。ここで７１ａ、７１ｂは入力端
子、７２ａ、７２ｂ、７３ｃは遅延回路、７３ａ、７３
ｂはシンドローム計算回路、７４は誤り位置多項式計算
回路、７５ａ、７５ｂは誤り位置検出回路、７６ａ、７
６ｂは誤り訂正回路、７７ａ、７７ｂは出力端子であ
る。
【００３３】この実施例において、誤り訂正復号装置に
受信信号が連続して入力される場合、シンドローム計算
回路、誤り位置検出回路、遅延回路、誤り訂正回路は、
常時なんらかの処理を行っている。これに対して、誤り
位置多項式計算回路は一時的にしか処理を行わないた
め、この部分を時分割多重使用することができる。
受信信号が連続して入力される場合、シンドローム計算
回路、誤り位置検出回路、遅延回路、誤り訂正回路は、
常時なんらかの処理を行っている。これに対して、誤り
位置多項式計算回路は一時的にしか処理を行わないた
め、この部分を時分割多重使用することができる。
【００３４】この結果、従来の復号器（単一の符号を復
号する復号器）の２倍より小さい回路規模で、処理速度
を２倍にすることが可能になる。特に誤り訂正能力の高
い符号は、誤り位置多項式計算回路の全体の回路に占め
る割合が非常に大きく、多重化による回路規模の低減効
果が大きい。
号する復号器）の２倍より小さい回路規模で、処理速度
を２倍にすることが可能になる。特に誤り訂正能力の高
い符号は、誤り位置多項式計算回路の全体の回路に占め
る割合が非常に大きく、多重化による回路規模の低減効
果が大きい。
【００３５】
【発明の効果】本発明の誤り訂正復号装置によれば、回
路規模や消費電力をｐ倍にすることなく、従来のｐ倍の
処理速度で誤り訂正復号を行うことが可能になる。
路規模や消費電力をｐ倍にすることなく、従来のｐ倍の
処理速度で誤り訂正復号を行うことが可能になる。
【図１】 本発明に係る誤り訂正装置の第１の実施例、
【図２】 第１の実施例におけるシンドローム計算回
路、
路、
【図３】 第１の実施例における誤り位置検出回路、
【図４】 第１の実施例における別のシンドローム計算
回路、
回路、
【図５】 第１の実施例における別の誤り位置検出回
路、
路、
【図６】 本発明に係る誤り訂正装置の第２の実施例、
【図７】 本発明に係る誤り訂正装置の第３の実施例、
【図８】 従来の誤り訂正復号装置
１ａ、１ｂ、１ｃ …入力端子。 ２ａ、２ｂ、２ｃ …遅延回路。 ３ …シンドローム計算回路。 ４ …誤り訂正多項式計算回路。 ５ …誤り位置検出回路。 ６ …誤り訂正回路。 ７ａ、７ｂ、７ｃ …出力端子。
Claims (6)
- 【請求項１】ガロア体ＧＦ（２m ）（ｍは正整数）の元
をシンボルとする（ｎ，ｋ）誤り訂正復号装置であっ
て、並列にｐシンボル（ｐは２以上の整数）の受信信号
を入力するｐ個の入力端子と、前記受信信号を遅延させ
る遅延回路と、前記ｐ個の入力端子から入力される受信
信号をそれぞれ入力し、ガロア体ＧＦ（２r ）（ｒは正
整数）の元を出力するｐ個の部分シンドローム計算回路
と、前記部分シンドローム計算回路のｐ個の出力を加算
する加算回路と、前記加算回路の出力から誤り位置を検
出し、前記遅延回路から出力される受信信号の誤りを訂
正する誤り位置検出訂正回路と、並列にｐシンボルの復
号結果を出力するｐ個の出力端子とを有することを特徴
とする誤り訂正復号装置。 - 【請求項２】受信語が Ｒn-1 ｘn-1 ＋Ｒn-2 ｘn-2 ＋…＋Ｒ1 ｘ1 ＋Ｒ0 ｘ0 で多項式表現される受信信号｛Ｒn-1 ，Ｒn-2 ，…，Ｒ
1 ，Ｒ0 ｝のうち、 をそれぞれの入力とするｐ個の入力端子と、各入力端子
から入力される受信信号を繰り返し積和演算し、ガロア
体ＧＦ（２r ）（ｒは正整数）の元を出力するｐ個の部
分シンドローム計算回路とを有することを特徴とする請
求項１記載の誤り訂正復号装置。 - 【請求項３】受信語が Ｒn-1 ｘn-1 ＋Ｒn-2 ｘn-2 ＋…＋Ｒ1 ｘ1 ＋Ｒ0 ｘ0 で多項式表現される受信信号｛Ｒn-1 ，Ｒn-2 ，…，Ｒ
1 ，Ｒ0 ｝のうち、 をそれぞれの入力とするｐ個の入力端子と、各入力端子
から入力される受信信号を繰り返し積和演算し、ガロア
体ＧＦ（２r）（ｒは正整数）の元を出力するｐ個の部
分シンドローム計算回路とを有することを特徴とする請
求項１記載の誤り訂正復号装置。 - 【請求項４】ガロア体ＧＦ（２m ）（ｍは正整数）の元
をシンボルとする（ｎ，ｋ）誤り訂正復号装置であっ
て、並列にｐシンボル（ｐは２以上の整数）の受信信号
を入力する入力端子と、前記受信信号を遅延させる遅延
回路と、前記受信信号から誤り位置多項式の係数を計算
する誤り位置多項式計算回路と、前記誤り位置多項式の
係数をｐ個の並列な誤り位置検出回路に供給する分岐回
路と、前記誤り位置多項式に各々異なるガロア体ＧＦ
（２r ）（ｒは正整数）の元を代入し、誤り位置を検出
するｐ個の誤り位置検出回路と、前記遅延回路から出力
される受信信号に対して前記ｐ個の誤り位置検出回路で
検出された位置の誤りを訂正する誤り訂正回路と、並列
にｐシンボルの復号結果を出力するｐ個の出力端子とを
有することを特徴とする誤り訂正復号装置。 - 【請求項５】請求項１の誤り訂正復号装置における誤り
位置検出訂正回路が、加算回路の出力から誤り位置多項
式の係数を計算する回路と、前記誤り位置多項式の係数
をｐ個の並列な誤り位置検出回路に供給する分岐回路
と、ｐ個の入力端子の各々から入力される受信信号の位
置に対応するｐ個の異なるガロア体ＧＦ（２r ）（ｒは
正整数）の元を、それぞれ、前記誤り位置多項式に代入
し、誤り位置を検出するｐ個の誤り位置検出回路と、前
記ｐ個の誤り位置検出回路で検出された位置の誤りを訂
正する誤り訂正回路とにより構成されることを特徴とす
る請求項１の誤り訂正復号装置。 - 【請求項６】ｐ個（ｐは２以上の整数）の誤り訂正符号
を並列に復号する誤り訂正復号装置であって、ｐシンボ
ルの受信信号を並列に入力する入力端子と、前記受信信
号を遅延させる遅延回路と、前記受信信号を入力しｐ組
のシンドロ−ムを出力するｐ個のシンドローム計算回路
と、前記ｐ組のシンドロームを入力し時分割で各シンド
ロームに対する誤り位置多項式を計算する誤り位置多項
式計算回路とを有することを特徴とする誤り訂正復号装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05856293A JP3241851B2 (ja) | 1993-03-18 | 1993-03-18 | 誤り訂正復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05856293A JP3241851B2 (ja) | 1993-03-18 | 1993-03-18 | 誤り訂正復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276106A JPH06276106A (ja) | 1994-09-30 |
| JP3241851B2 true JP3241851B2 (ja) | 2001-12-25 |
Family
ID=13087898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05856293A Expired - Lifetime JP3241851B2 (ja) | 1993-03-18 | 1993-03-18 | 誤り訂正復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3241851B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3710586B2 (ja) * | 1997-02-21 | 2005-10-26 | 株式会社ルネサステクノロジ | 誤り訂正装置 |
| JPH11196006A (ja) | 1997-12-26 | 1999-07-21 | Nec Corp | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 |
| JP3449339B2 (ja) | 2000-06-08 | 2003-09-22 | 日本電気株式会社 | 復号化装置および復号化方法 |
| JP3485075B2 (ja) | 2000-07-19 | 2004-01-13 | 日本電気株式会社 | 復号回路及びその復号方法 |
| JP4112849B2 (ja) | 2001-11-21 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| JP5371623B2 (ja) * | 2009-08-13 | 2013-12-18 | 三菱電機株式会社 | 通信システム及び受信装置 |
-
1993
- 1993-03-18 JP JP05856293A patent/JP3241851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06276106A (ja) | 1994-09-30 |
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