JP2687941B2 - リード−ソロモン・デコーダ - Google Patents
リード−ソロモン・デコーダInfo
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- H03—ELECTRONIC CIRCUITRY
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、伝送（電気信号、無線
信号、またはその他の任意の適当な信号による）中にデ
ジタル・データの誤りを訂正するためのリード−ソロモ
ン・デコーダに関するものであり、更に詳しくいえば、
訂正すべきデータおよびそれぞれの訂正値を、適当な順
序で提供するためのリード−ソロモン・デコーダ方法お
よび装置に関するものである。
信号、またはその他の任意の適当な信号による）中にデ
ジタル・データの誤りを訂正するためのリード−ソロモ
ン・デコーダに関するものであり、更に詳しくいえば、
訂正すべきデータおよびそれぞれの訂正値を、適当な順
序で提供するためのリード−ソロモン・デコーダ方法お
よび装置に関するものである。
【０００２】
【従来の技術】リード−ソロモン（ＲＳ）符号は、ＲＳ
符号の形で伝送するデータ・パケットを供給することに
より、それらのデータ・パケットをＲＳ符号から取り出
し、受信機で訂正することにある。ＲＳ符号というのは
Ｍ個のデジタル・データの集合であって、２ｔ個の異な
る根を有する２ｔ次の母多項式の倍数であるＭ−１次の
多項式の係数に関連づけられるＭ個のデジタル・データ
の集合のことである。そのようなＲＳ符号を伝送する際
には、ｔ個までのエラー係数を探して訂正できる。
符号の形で伝送するデータ・パケットを供給することに
より、それらのデータ・パケットをＲＳ符号から取り出
し、受信機で訂正することにある。ＲＳ符号というのは
Ｍ個のデジタル・データの集合であって、２ｔ個の異な
る根を有する２ｔ次の母多項式の倍数であるＭ−１次の
多項式の係数に関連づけられるＭ個のデジタル・データ
の集合のことである。そのようなＲＳ符号を伝送する際
には、ｔ個までのエラー係数を探して訂正できる。
【０００３】また、ＲＳ符合の係数は有限体の要素に関
連づけられる。したがって、伝送すべき係数がｎビット
の数であるとすると、２n 個の要素の有限体、ＧＦ（２
n ）と記される、を用いる。この有限体においては、Ｒ
Ｓ符号はＮ＝２n −１個までの係数を含むことができ
る。
連づけられる。したがって、伝送すべき係数がｎビット
の数であるとすると、２n 個の要素の有限体、ＧＦ（２
n ）と記される、を用いる。この有限体においては、Ｒ
Ｓ符号はＮ＝２n −１個までの係数を含むことができ
る。
【０００４】有限体においては、加算および乗算が特異
的に定義される。乗算は、ｉを任意の正の整数または負
の整数であるとして、有限体の引き続く要素を０、α
0 、α1 、．．．αN-1 およびαi ＝αi+N と書くこと
ができるようなものである。
的に定義される。乗算は、ｉを任意の正の整数または負
の整数であるとして、有限体の引き続く要素を０、α
0 、α1 、．．．αN-1 およびαi ＝αi+N と書くこと
ができるようなものである。
【０００５】Ｍ−２ｔ個のデータａM-2t-1、．．．ａ
1 、ａ0 の集合をＲＳ符号化に従って伝送するために
（Ｍ≦Ｎ）、下記の多項式を形成する。 ａ（ｘ）＝ａM-2t-1ｘM-2t-1＋．．．ａ1 ｘ＋ａ0
1 、ａ0 の集合をＲＳ符号化に従って伝送するために
（Ｍ≦Ｎ）、下記の多項式を形成する。 ａ（ｘ）＝ａM-2t-1ｘM-2t-1＋．．．ａ1 ｘ＋ａ0
【０００６】次に、多項式の係数 Ａ（ｘ）＝ｘ2tａ（ｘ）＋ｒ（ｘ） を伝送する。ここに、ｒ（ｘ）は多項式ｘ2tａ（ｘ）を
母多項式で除した剰余である。したがって多項式Ａ
（ｘ）の係数ＡはＲＳ符号を構成し、２ｔ次からＮ−１
次の項に対応する係数は、伝送すべき実効係数ａであ
る。もちろん、伝送には誤りがつきものであり、受けた
係数Ａのいくつかは誤りのことがある。
母多項式で除した剰余である。したがって多項式Ａ
（ｘ）の係数ＡはＲＳ符号を構成し、２ｔ次からＮ−１
次の項に対応する係数は、伝送すべき実効係数ａであ
る。もちろん、伝送には誤りがつきものであり、受けた
係数Ａのいくつかは誤りのことがある。
【０００７】図１は受けた係数Ａのうちｔ個までのエラ
ー係数を訂正するために設計された従来のリード−ソロ
モン・デコーダの構造を表す。受けた係数Ａは、多項式
Ａ（ｘ）の次数が低くなる項に対応する順序でデコーダ
に供給される。
ー係数を訂正するために設計された従来のリード−ソロ
モン・デコーダの構造を表す。受けた係数Ａは、多項式
Ａ（ｘ）の次数が低くなる項に対応する順序でデコーダ
に供給される。
【０００８】回路１０が２ｔ−１次のシンドローム多項
式Ｓ（ｘ）（以下、シンドロームと記す）の係数を供給
する。このシンドロームのｉ次（ｉ＝０，１，．．．２
ｔ−１）の項の係数は次のように表される。 Ｓi ＝Ａ（αB+i ） ここに、αB+0 、αB+1 ．．．αB+2t-1は母多項式の
根、Ｂは定数である。
式Ｓ（ｘ）（以下、シンドロームと記す）の係数を供給
する。このシンドロームのｉ次（ｉ＝０，１，．．．２
ｔ−１）の項の係数は次のように表される。 Ｓi ＝Ａ（αB+i ） ここに、αB+0 、αB+1 ．．．αB+2t-1は母多項式の
根、Ｂは定数である。
【０００９】図２はシンドロームの係数を供給する回路
１０の従来の構造を表す。この構造は、シンドロームの
係数Ｓ0 ないしＳ2t-1にそれぞれ関連付けられている２
ｔ個の多項式カウンタを含む。シンドロームの係数Ｓi
に関連付けられている各多項式カウンタはレジスタ１２
を含む。このレジスタの前段には加算器１３が設けられ
る。各加算器１３の第１の入力端子が係数ＡM-1 〜Ａ0
を逐次受ける。各加算器１３の第２の入力端子が、乗算
器１４においてαB+i を乗ぜられたレジスタ１２の出力
を受ける。
１０の従来の構造を表す。この構造は、シンドロームの
係数Ｓ0 ないしＳ2t-1にそれぞれ関連付けられている２
ｔ個の多項式カウンタを含む。シンドロームの係数Ｓi
に関連付けられている各多項式カウンタはレジスタ１２
を含む。このレジスタの前段には加算器１３が設けられ
る。各加算器１３の第１の入力端子が係数ＡM-1 〜Ａ0
を逐次受ける。各加算器１３の第２の入力端子が、乗算
器１４においてαB+i を乗ぜられたレジスタ１２の出力
を受ける。
【００１０】係数Ａj が到達するたびに、レジスタ１２
の内容が、それの最初の内容をＡjαB+i だけ増加した
もので置き換えられる。係数ＡM-1 が到達すると、レジ
スタ１２はｘ＝αB+i 、すなわち、シンドロームの係数
Ｓi 、である時の多項式Ａ（ｘ）の値を含む。係数Ａ
は、多項式Ａ（ｘ）の次数が低くなる項に対応する順序
で多項式カウンタに供給しなければならない。
の内容が、それの最初の内容をＡjαB+i だけ増加した
もので置き換えられる。係数ＡM-1 が到達すると、レジ
スタ１２はｘ＝αB+i 、すなわち、シンドロームの係数
Ｓi 、である時の多項式Ａ（ｘ）の値を含む。係数Ａ
は、多項式Ａ（ｘ）の次数が低くなる項に対応する順序
で多項式カウンタに供給しなければならない。
【００１１】図１の回路２０が、 ｘ2tγ（ｘ）＋λ（ｘ）Ｓ（ｘ）＝Ｒ（ｘ） であるように、シンドローム係数から、ｔより低いか、
ｔに等しい次数のいわゆるエラー・ロケータ多項式λ
（ｘ）の係数と、ｔより低い次数のいわゆるエラー訂正
多項式Ｒ（ｘ）の係数とを供給する。上の式で、γ
（ｘ）は決定すべきでない多項式である。
ｔに等しい次数のいわゆるエラー・ロケータ多項式λ
（ｘ）の係数と、ｔより低い次数のいわゆるエラー訂正
多項式Ｒ（ｘ）の係数とを供給する。上の式で、γ
（ｘ）は決定すべきでない多項式である。
【００１２】エラー・ロケータ多項式λ（ｘ）はたかだ
かｔ個の異なる根を有する。αr （ｒ＝０，１，．．．
Ｍ−１）が多項式λ（ｘ）の根であるならば、係数Ａ
N-r はエラー付きで伝送されたことになる。この係数の
エラーは次のように表される。 ｅr ＝Ｒ（αr ）／αr λ’（αr ） （１） ここに、λ’は多項式λの微分多項式である。
かｔ個の異なる根を有する。αr （ｒ＝０，１，．．．
Ｍ−１）が多項式λ（ｘ）の根であるならば、係数Ａ
N-r はエラー付きで伝送されたことになる。この係数の
エラーは次のように表される。 ｅr ＝Ｒ（αr ）／αr λ’（αr ） （１） ここに、λ’は多項式λの微分多項式である。
【００１３】多項式λ（ｘ）の係数と多項式Ｒ（ｘ）の
係数を計算するために、回路２０はユークリッド・アル
ゴリズムを使用する。
係数を計算するために、回路２０はユークリッド・アル
ゴリズムを使用する。
【００１４】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｃｏｍｐｕｔｅｒｓ，Ｖｏｌ．Ｃ−３４，Ｎｏ．
５，１９８５年５月、所載の論文「Ａ ＶＬＳＩ Ｄｅ
ｓｉｇｎ ｏｆ ａ Ｐｉｐｅｌｉｎｅ Ｒｅｅｄ−Ｓ
ｏｌｏｍｏｎ Ｄｅｃｏｒｄｅｒ」は、ユークリッド・
アルゴリズムの使用例と、この例におけるユークリッド
・アルゴリズムを実行する回路について記述している。
ｎ Ｃｏｍｐｕｔｅｒｓ，Ｖｏｌ．Ｃ−３４，Ｎｏ．
５，１９８５年５月、所載の論文「Ａ ＶＬＳＩ Ｄｅ
ｓｉｇｎ ｏｆ ａ Ｐｉｐｅｌｉｎｅ Ｒｅｅｄ−Ｓ
ｏｌｏｍｏｎ Ｄｅｃｏｒｄｅｒ」は、ユークリッド・
アルゴリズムの使用例と、この例におけるユークリッド
・アルゴリズムを実行する回路について記述している。
【００１５】多項式λ（ｘ）の係数と多項式Ｒ（ｘ）の
係数から、多項式λ（ｘ）の根を計算し、かつ誤りを
（１）式に従って計算するために、図１における回路３
０を使用する。回路３０は、エラー・ロケータ多項式の
根を求めるための第１の部分３７と、誤差ｅ0 ，．．．
ｅM-1 を供給するための第２の部分３９とを含む。
係数から、多項式λ（ｘ）の根を計算し、かつ誤りを
（１）式に従って計算するために、図１における回路３
０を使用する。回路３０は、エラー・ロケータ多項式の
根を求めるための第１の部分３７と、誤差ｅ0 ，．．．
ｅM-1 を供給するための第２の部分３９とを含む。
【００１６】図３は、エラー・ロケータ多項式λ（ｘ）
の根を求めるための第１の部分３７の従来の構造を表
す。この従来の構造は、多項式λ（ｘ）のｘの引き続く
値α0、α-1．．．α1-M に対する値を計算する。多項
式λ（ｘ）のｘの各値α0 ないしα1-M に対する値を計
算するために、広い表面を要するＭ個の多項式カウンタ
を設ける代わりに、多項式λ（ｘ）の係数λ0 ないしλ
t にそれぞれ関連付けられるｔ＋１個の計算セルが設け
られる。
の根を求めるための第１の部分３７の従来の構造を表
す。この従来の構造は、多項式λ（ｘ）のｘの引き続く
値α0、α-1．．．α1-M に対する値を計算する。多項
式λ（ｘ）のｘの各値α0 ないしα1-M に対する値を計
算するために、広い表面を要するＭ個の多項式カウンタ
を設ける代わりに、多項式λ（ｘ）の係数λ0 ないしλ
t にそれぞれ関連付けられるｔ＋１個の計算セルが設け
られる。
【００１７】係数λi に関連付けられている各セルはレ
ジスタ３２を含み、このレジスタの前段に乗算器３３が
設けられる。この乗算器の第１の入力端子がレジスタ３
２の出力を受け、第２の入力端子が値α-i＝αN-1 を受
ける。
ジスタ３２を含み、このレジスタの前段に乗算器３３が
設けられる。この乗算器の第１の入力端子がレジスタ３
２の出力を受け、第２の入力端子が値α-i＝αN-1 を受
ける。
【００１８】レジスタ３２の出力は加算器３４のそれぞ
れ入力端子に供給される。
れ入力端子に供給される。
【００１９】最初に、係数λ0 ないしλt がそれぞれレ
ジスタ３２に書込まれる。したがって、加算器３４はｘ
＝α0 ＝１に対する多項式λ（ｘ）の値を供給する。
ジスタ３２に書込まれる。したがって、加算器３４はｘ
＝α0 ＝１に対する多項式λ（ｘ）の値を供給する。
【００２０】次に、引き続くＭ−１回の各ステップにお
いてレジスタ３２への書込みが可能にされる。すなわ
ち、（ｊ−ｉ）回目のステップでは、係数λi に関連付
けられているレジスタ３２が値λi α-ij を含む。加算
器３４はｘ＝α-jに対する多項式λ（ｘ）の値を供給す
る。
いてレジスタ３２への書込みが可能にされる。すなわ
ち、（ｊ−ｉ）回目のステップでは、係数λi に関連付
けられているレジスタ３２が値λi α-ij を含む。加算
器３４はｘ＝α-jに対する多項式λ（ｘ）の値を供給す
る。
【００２１】そうすると、図３の構造は、引き続くＭ回
のステップの間に、ｘの値α0 ないしα1-M に対する多
項式λ（ｘ）の値を供給する。それらのステップのおの
おのにおいて、対応する誤差ｅが計算される。ステップ
ｒにおいて、加算器３４が非０値を供給するものとする
と、誤差ｅr は零である。それ以外は、（１）式に従っ
て誤差ｅr を計算する。その結果、多項式Ａ（ｘ）の次
数が高くなる項の係数に対応する順序で誤差ｅが計算さ
れる。
のステップの間に、ｘの値α0 ないしα1-M に対する多
項式λ（ｘ）の値を供給する。それらのステップのおの
おのにおいて、対応する誤差ｅが計算される。ステップ
ｒにおいて、加算器３４が非０値を供給するものとする
と、誤差ｅr は零である。それ以外は、（１）式に従っ
て誤差ｅr を計算する。その結果、多項式Ａ（ｘ）の次
数が高くなる項の係数に対応する順序で誤差ｅが計算さ
れる。
【００２２】図１に示すように、誤差ｅ0 〜ｅM-1 は加
算器３６の第１の入力端子に逐次供給される。同時に、
加算器３６はそれの第２の入力端子に対応する係数Ａ、
すなわち、係数Ａ0 〜ＡM-1 、を順次受ける。係数Ａ
は、遅延／順序反転回路４０を介して加算器３６に供給
される。導入する遅延は、回路１０によるシンドローム
の係数のＭ回の計算ステップと、多項式λ（ｘ）の係数
と多項式Ｒ（ｘ）の係数を回路２０によって供給するた
めに必要な２ｔ回のステップとを補償することを意図し
たものである。加算器３６によって供給される訂正した
係数Ａの伝送順序を順序反転回路４２によって再び反転
して、最初の伝送順序に戻す。これが必要な理由は、多
項式Ａの最低次の２ｔ個の係数を供給する際にひき起こ
される待ち時間を避けるためである。それらの係数は希
望の係数ａに対応しない。
算器３６の第１の入力端子に逐次供給される。同時に、
加算器３６はそれの第２の入力端子に対応する係数Ａ、
すなわち、係数Ａ0 〜ＡM-1 、を順次受ける。係数Ａ
は、遅延／順序反転回路４０を介して加算器３６に供給
される。導入する遅延は、回路１０によるシンドローム
の係数のＭ回の計算ステップと、多項式λ（ｘ）の係数
と多項式Ｒ（ｘ）の係数を回路２０によって供給するた
めに必要な２ｔ回のステップとを補償することを意図し
たものである。加算器３６によって供給される訂正した
係数Ａの伝送順序を順序反転回路４２によって再び反転
して、最初の伝送順序に戻す。これが必要な理由は、多
項式Ａの最低次の２ｔ個の係数を供給する際にひき起こ
される待ち時間を避けるためである。それらの係数は希
望の係数ａに対応しない。
【００２３】したがって、従来のリード−ソロモン・デ
コーダは、複雑な回路によって制御される最低Ｍ個のフ
リップフロップをおのおの含む、２つの反転回路を必要
とする。
コーダは、複雑な回路によって制御される最低Ｍ個のフ
リップフロップをおのおの含む、２つの反転回路を必要
とする。
【００２４】
【発明が解決しようとする課題】本発明の目的は、係数
の最初の伝送順序で処理すべきそれらの係数の誤差を供
給できるリード−ソロモン・デコーダを得ることであ
る。
の最初の伝送順序で処理すべきそれらの係数の誤差を供
給できるリード−ソロモン・デコーダを得ることであ
る。
【００２５】
【課題を解決するための手段】この目的を達成するため
に、本発明は多項式λ（ｘ）の根を求める順序を逆にす
る、すなわち、値α0 ないしα1-M を求める代わりに、
値α1 ないしαM を求める、ことを基にする。本発明の
目的は、図３に示す逐次求根構造によっても達成され
る。しかし、そのように直接行う時は、訂正すべき対応
する係数の指数はＮ−１ないしＮ−Ｍである。これは、
Ｎ＝Ｍである特定の場合に係数ＡM-1 ないしＡ0 に対応
するだけである。
に、本発明は多項式λ（ｘ）の根を求める順序を逆にす
る、すなわち、値α0 ないしα1-M を求める代わりに、
値α1 ないしαM を求める、ことを基にする。本発明の
目的は、図３に示す逐次求根構造によっても達成され
る。しかし、そのように直接行う時は、訂正すべき対応
する係数の指数はＮ−１ないしＮ−Ｍである。これは、
Ｎ＝Ｍである特定の場合に係数ＡM-1 ないしＡ0 に対応
するだけである。
【００２６】一般に試行順序を逆にするためには、本発
明に従って、Ｍ個の係数ＡM-1 ないしＡ0 が、最低次の
項であるＮ−Ｍ項が零であるような、Ｎ−１次多項式の
最高次の項の係数であると仮定する。このためには、シ
ンドロームの係数を計算するための回路においては、多
項式Ａ（ｘ）の代わりに多項式ｘN-M Ａ（ｘ）を使用す
ることで十分である。
明に従って、Ｍ個の係数ＡM-1 ないしＡ0 が、最低次の
項であるＮ−Ｍ項が零であるような、Ｎ−１次多項式の
最高次の項の係数であると仮定する。このためには、シ
ンドロームの係数を計算するための回路においては、多
項式Ａ（ｘ）の代わりに多項式ｘN-M Ａ（ｘ）を使用す
ることで十分である。
【００２７】別の例示的な実施態様においては、本発明
は、連続する根αB ないしαB+2t-1を有する母多項式の
倍数である、Ｍ−１次の多項式の係数に対応するＭ個の
ｎビットデータの列を受けるリード−ソロモン・デコー
ダを提供するものである。ここに、Ｂは整数定数であ
る。それらの係数は、Ｎ＋１＝２n 個の要素の有限体の
要素に関連づけられ、それらの要素のうちでαは非０お
よび非１の要素である。デコーダは、各列のＭ個のデー
タを逐次受ける２ｔ個の多項式カウンタ（１２〜１４）
を含む。階数ｉ（ｉ＝０，１．．．２ｔ−１）の多項式
カウンタが、根αB+i に対するＭ−１次の前記多項式の
値に等しい、シンドローム多項式の値に等しい次数ｉの
項の係数を供給し、階数ｉのこの多項式カウンタの前段
に、乗数がα(B+i)(N-M)の乗算器（４４）が設けられ
る。回路が、シンドローム多項式の係数から、ｔにたか
だか等しい次数のエラー・ロケータ多項式の係数を供給
する。別の回路が、根の値α1 ないしαM を逐次求める
ことによってエラー・ロケータ多項式の根を発見する。
は、連続する根αB ないしαB+2t-1を有する母多項式の
倍数である、Ｍ−１次の多項式の係数に対応するＭ個の
ｎビットデータの列を受けるリード−ソロモン・デコー
ダを提供するものである。ここに、Ｂは整数定数であ
る。それらの係数は、Ｎ＋１＝２n 個の要素の有限体の
要素に関連づけられ、それらの要素のうちでαは非０お
よび非１の要素である。デコーダは、各列のＭ個のデー
タを逐次受ける２ｔ個の多項式カウンタ（１２〜１４）
を含む。階数ｉ（ｉ＝０，１．．．２ｔ−１）の多項式
カウンタが、根αB+i に対するＭ−１次の前記多項式の
値に等しい、シンドローム多項式の値に等しい次数ｉの
項の係数を供給し、階数ｉのこの多項式カウンタの前段
に、乗数がα(B+i)(N-M)の乗算器（４４）が設けられ
る。回路が、シンドローム多項式の係数から、ｔにたか
だか等しい次数のエラー・ロケータ多項式の係数を供給
する。別の回路が、根の値α1 ないしαM を逐次求める
ことによってエラー・ロケータ多項式の根を発見する。
【００２８】本発明の実施態様によれば、Ｎ＝ｋ（Ｎ−
Ｍ）（ｋは整数）であるならば、デコーダは乗数がそれ
ぞれαB(N-M)、α(B+1)(N-M)、．．．α(B+k-1)(N-M)で
ある乗算器をｋ個含み、階数ｉの（ｉ＝０，１．．．ｋ
−１）の乗算器が階数ｉ＋ｐｋの多項式カウンタの前段
に設けられ、ｐは０から（２ｔ−ｉ−１）／ｋの整数部
まで変化する。
Ｍ）（ｋは整数）であるならば、デコーダは乗数がそれ
ぞれαB(N-M)、α(B+1)(N-M)、．．．α(B+k-1)(N-M)で
ある乗算器をｋ個含み、階数ｉの（ｉ＝０，１．．．ｋ
−１）の乗算器が階数ｉ＋ｐｋの多項式カウンタの前段
に設けられ、ｐは０から（２ｔ−ｉ−１）／ｋの整数部
まで変化する。
【００２９】本発明の実施態様によれば、エラー・ロケ
ータ多項式の根を計算するための回路が、エラー・ロケ
ータ多項式の次数ｉの項の各係数に対して、この係数を
最初に保存するレジスタと、レジスタの内容を、そのレ
ジスタに先行するレジスタのαi を乗じられた内容で逐
次置き換えるために接続された乗算器とを含み、各乗算
器の出力が加算器のそれぞれの入力端子に供給される。
ータ多項式の根を計算するための回路が、エラー・ロケ
ータ多項式の次数ｉの項の各係数に対して、この係数を
最初に保存するレジスタと、レジスタの内容を、そのレ
ジスタに先行するレジスタのαi を乗じられた内容で逐
次置き換えるために接続された乗算器とを含み、各乗算
器の出力が加算器のそれぞれの入力端子に供給される。
【００３０】上記目的およびその他の目的、特徴および
態様ならびに利点が、添付図面を参照して行う本発明の
範囲からの詳細な説明から明らかになるであろう。
態様ならびに利点が、添付図面を参照して行う本発明の
範囲からの詳細な説明から明らかになるであろう。
【００３１】
【実施例】ＲＳ符号のＭ個の係数ＡM-1 およびＡ0 を、
それらの係数の到達順序を変更することなしに訂正する
ために、本発明は、Ｍ個の係数がＮ−１次の多項式の最
高次の項に対応するかのように、それらの係数を処理す
る。最低次のＮ−Ｍ項は零であると考えられる（Ｎは使
用した有限体の非零要素の数、Ｍは各ＲＳ符号の係数の
数である）。これは、最初の多項式Ａ（ｘ）にｘN-M を
乗じたものに等しい。多項式ｘN-M Ａ（ｘ）の得た係数
もＲＳ符号を構成する。その理由は、多項式Ａ（ｘ）の
根が多項式ｘN-M Ａ（ｘ）の根でもあるためである。
それらの係数の到達順序を変更することなしに訂正する
ために、本発明は、Ｍ個の係数がＮ−１次の多項式の最
高次の項に対応するかのように、それらの係数を処理す
る。最低次のＮ−Ｍ項は零であると考えられる（Ｎは使
用した有限体の非零要素の数、Ｍは各ＲＳ符号の係数の
数である）。これは、最初の多項式Ａ（ｘ）にｘN-M を
乗じたものに等しい。多項式ｘN-M Ａ（ｘ）の得た係数
もＲＳ符号を構成する。その理由は、多項式Ａ（ｘ）の
根が多項式ｘN-M Ａ（ｘ）の根でもあるためである。
【００３２】この方法では、シンドロームの係数の計算
を変更する。その理由は、ｉ次の項の係数が今は次式で
表されるからである。 Ｓi ＝α(B+i)(M-N)Ａ（αB+i ）
を変更する。その理由は、ｉ次の項の係数が今は次式で
表されるからである。 Ｓi ＝α(B+i)(M-N)Ａ（αB+i ）
【００３３】図４はシンドロームの係数を本発明に従っ
て計算する回路の実施例を示す。図２に示す要素と同じ
要素は同じ参照番号で示す。図４の回路は、係数Ｓi に
関連付けられている各多項式カウンタの前段に乗数α
(B+i)(N-M)の乗算器４４が設けられている点が、図２に
示す回路と異なる。
て計算する回路の実施例を示す。図２に示す要素と同じ
要素は同じ参照番号で示す。図４の回路は、係数Ｓi に
関連付けられている各多項式カウンタの前段に乗数α
(B+i)(N-M)の乗算器４４が設けられている点が、図２に
示す回路と異なる。
【００３４】図５は、値α1 ないしαM を逐次求めるこ
とによってエラー・ロケータ多項式λ（ｘ）の根を求め
るための回路３８（図７参照）の実施例を示す。この順
序での連続するＭ回の根を求める作業で得た値は、Ｎ−
１次多項式のＮ−１次ないしＮ−Ｍ次の項の係数に対応
する。多項式Ａ（ｘ）にｘN-M を乗ずるから、それらの
係数は係数ＡM-1 ないしＡ0 に対応する。値は係数Ａが
到達する順序で求めるために、図１の順序反転回路４２
と遅延回路４０中の順序反転回路は設ける必要はない
（図７参照）。これによって、デコーダを大幅に簡単に
できる。回路３９は誤差ｅM-1 、．．．ｅ0 を供給す
る。
とによってエラー・ロケータ多項式λ（ｘ）の根を求め
るための回路３８（図７参照）の実施例を示す。この順
序での連続するＭ回の根を求める作業で得た値は、Ｎ−
１次多項式のＮ−１次ないしＮ−Ｍ次の項の係数に対応
する。多項式Ａ（ｘ）にｘN-M を乗ずるから、それらの
係数は係数ＡM-1 ないしＡ0 に対応する。値は係数Ａが
到達する順序で求めるために、図１の順序反転回路４２
と遅延回路４０中の順序反転回路は設ける必要はない
（図７参照）。これによって、デコーダを大幅に簡単に
できる。回路３９は誤差ｅM-1 、．．．ｅ0 を供給す
る。
【００３５】逐次求根するために設計された図５の回路
では、図３に示す要素と同じ要素は同じ参照番号で示
す。しかし、加算器３４が、レジスタ３２の出力ではな
くて乗算器３３の出力を受けること、および係数λi に
関連付けられている各乗算器３３がα-iではなくてαi
を受けることが、図３の構造とこの構造は異なる。
では、図３に示す要素と同じ要素は同じ参照番号で示
す。しかし、加算器３４が、レジスタ３２の出力ではな
くて乗算器３３の出力を受けること、および係数λi に
関連付けられている各乗算器３３がα-iではなくてαi
を受けることが、図３の構造とこの構造は異なる。
【００３６】最初に、係数λ0 ないしλt がそれぞれレ
ジスタ３２に書込まれる。したがって、加算器３４はｘ
＝α1 に対する多項式λ（ｘ）の値を供給する。Ｍ−１
回の追加のステップの間に、レジスタ３２での書込みが
可能にされ、加算器３４はｘがα2 からαM-1 まで変化
する間の多項式λ（ｘ）の値を供給する。
ジスタ３２に書込まれる。したがって、加算器３４はｘ
＝α1 に対する多項式λ（ｘ）の値を供給する。Ｍ−１
回の追加のステップの間に、レジスタ３２での書込みが
可能にされ、加算器３４はｘがα2 からαM-1 まで変化
する間の多項式λ（ｘ）の値を供給する。
【００３７】図６は、ＮがＮ−Ｍの倍数（Ｎ＝ｋ（Ｎ−
Ｍ））である特定の場合におけるシンドローム係数を計
算するための、図４に示す回路を簡単にした実施例を示
す。この場合には、係数Ｓi に関連付けられている乗算
器４４は係数Ｓi-k に関連付けられている乗算器として
同じ乗算を実行する。したがって、係数Ｓi に関連付け
られている乗算器４４は省くことができ、対応する多項
式カウンタには、係数Ｓi-k に関連付けられている乗算
器４４によって出力が供給される。
Ｍ））である特定の場合におけるシンドローム係数を計
算するための、図４に示す回路を簡単にした実施例を示
す。この場合には、係数Ｓi に関連付けられている乗算
器４４は係数Ｓi-k に関連付けられている乗算器として
同じ乗算を実行する。したがって、係数Ｓi に関連付け
られている乗算器４４は省くことができ、対応する多項
式カウンタには、係数Ｓi-k に関連付けられている乗算
器４４によって出力が供給される。
【００３８】図６はデジタルテレビジョンにおけるＲＳ
符号のケーブルによる伝送または衛星による伝送につい
てのヨーロッパ規格に対応する、Ｎ＝２５５、Ｍ＝２０
４、Ｂ＝０、およびｔ＝８である場合の簡単化を示す。
この場合には、Ｎ＝５（Ｎ−Ｍ）、Ｎ−Ｍ＝５１であ
る。係数Ｓ0 、Ｓ5 、Ｓ10およびＳ15に関連付けられて
いる多項式カウンタに、係数Ａ203 ないしＡ0 が直接供
給される。係数Ｓ1 、Ｓ 6 およびＳ11に関連付けられて
いる多項式カウンタの前段に、乗数がα51である乗算器
が設けられる。係数Ｓ2 、Ｓ7 およびＳ12に関連付けら
れている多項式カウンタの前段に、乗数がα2 ｘ51であ
る乗算器が設けられる。係数Ｓ3 、Ｓ8 およびＳ13に関
連付けられている多項式カウンタの前段に、乗数がα3
ｘ51である乗算器が設けられる。係数Ｓ4 、Ｓ9 および
Ｓ14に関連付けられている多項式カウンタの前段に、乗
数がα4 ｘ51である乗算器が設けられる。
符号のケーブルによる伝送または衛星による伝送につい
てのヨーロッパ規格に対応する、Ｎ＝２５５、Ｍ＝２０
４、Ｂ＝０、およびｔ＝８である場合の簡単化を示す。
この場合には、Ｎ＝５（Ｎ−Ｍ）、Ｎ−Ｍ＝５１であ
る。係数Ｓ0 、Ｓ5 、Ｓ10およびＳ15に関連付けられて
いる多項式カウンタに、係数Ａ203 ないしＡ0 が直接供
給される。係数Ｓ1 、Ｓ 6 およびＳ11に関連付けられて
いる多項式カウンタの前段に、乗数がα51である乗算器
が設けられる。係数Ｓ2 、Ｓ7 およびＳ12に関連付けら
れている多項式カウンタの前段に、乗数がα2 ｘ51であ
る乗算器が設けられる。係数Ｓ3 、Ｓ8 およびＳ13に関
連付けられている多項式カウンタの前段に、乗数がα3
ｘ51である乗算器が設けられる。係数Ｓ4 、Ｓ9 および
Ｓ14に関連付けられている多項式カウンタの前段に、乗
数がα4 ｘ51である乗算器が設けられる。
【００３９】この例においては、多項式カウンタの入力
端子には、通常求められる１５個の乗算器の代わりに、
４個の乗算器を使用する。
端子には、通常求められる１５個の乗算器の代わりに、
４個の乗算器を使用する。
【００４０】以上、本発明の少なくとも１つの例示的実
施例を説明したが、当業者であれば種々の変更、変形お
よび改良を容易に行えるであろう。それらの変更、変形
および改良は本発明の要旨および範囲に含まれるもので
ある。したがって、以上の説明は例に過ぎず、限定する
ものではない。本発明は特許請求の範囲およびそれの均
等物において定められるものとしてのみ限定されるもの
である。
施例を説明したが、当業者であれば種々の変更、変形お
よび改良を容易に行えるであろう。それらの変更、変形
および改良は本発明の要旨および範囲に含まれるもので
ある。したがって、以上の説明は例に過ぎず、限定する
ものではない。本発明は特許請求の範囲およびそれの均
等物において定められるものとしてのみ限定されるもの
である。
【図１】従来のリード−ソロモン・デコーダの構造を概
略的に示す図である。
略的に示す図である。
【図２】シンドローム係数を計算するための回路の従来
の構造を概略的に示す図である。
の構造を概略的に示す図である。
【図３】エラー・ロケータ多項式の根を逐次求めるため
の回路の従来の構造を概略的に示す図である。
の回路の従来の構造を概略的に示す図である。
【図４】シンドロームの係数を本発明に従って計算する
ための回路の実施例を示す図である。
ための回路の実施例を示す図である。
【図５】本発明の逐次求根回路の実施例を示す図であ
る。
る。
【図６】シンドローム係数を計算するための回路の最適
な実施例を示す図である。
な実施例を示す図である。
【図７】本発明のリード−ソロモン・デコーダの構造を
示す図である。
示す図である。
１０，２０，３０ 回路 １２，３２ レジスタ １３，３４ 加算器 １４，３３，４４ 乗算器
フロントページの続き (56)参考文献 特開 平５−165660（ＪＰ，Ａ) 特開 平４−365139（ＪＰ，Ａ) 特開 平４−95415（ＪＰ，Ａ) 特開 平３−121627（ＪＰ，Ａ) 特開 平３−119834（ＪＰ，Ａ) 特開 昭62−137924（ＪＰ，Ａ) 特開 昭61−54719（ＪＰ，Ａ) Ｉ．Ｓ．ＲＥＥＤ，Ｍ．Ｔ．ＳＨＩ Ｈ，Ｔ．Ｋ．ＴＲＵＯＮＧ，”ＶＬＳＩ ＤＥＳＩＧＮ ＯＦ ＩＮＶＥＲＳＥ −ＦＲＥＥ ＢＥＲＬＥＫＡＭＰ−ＭＡ ＳＳＥＹ ＡＬＧＯＲＩＴＨＭ，”ＩＥ Ｅ ＰＲＯＣＥＥＤＩＮＧＳ Ｅ （Ｃ ＯＭＰＵＴＥＲＳ ＡＮＤ ＤＩＧＩＴ ＡＬ ＴＥＣＨＮＩＱＵＥＳ），1991, ＶＯＬ．138，ＮＯ．５，ＰＰ．295− 298. Ｈ．Ｍ．ＳＨＡＯ，Ｉ．Ｓ．ＲＥＥ Ｄ，”ＯＮ ＴＨＥ ＶＬＳＩ ＤＥＳ ＩＧＮ ＯＦ Ａ ＰＩＰＥＬＩＮＥ ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤ ＥＲ ＵＳＩＮＧ ＳＹＳＴＯＬＩＣ ＡＲＲＡＹＳ，”ＩＥＥＥ ＴＲＡＮ Ｓ．ＯＮ ＣＯＭＰＵＴＥＲＳ，ＯＣ Ｔ．1988，ＶＯＬ．37，ＮＯ．10，Ｐ Ｐ．1273−1280. Ｈ．Ｍ．ＳＨＡＯ，Ｔ．Ｋ．ＴＲＵＯ ＮＧ，Ｌ．Ｊ．ＤＥＵＴＳＣＨ，Ｊ. Ｈ．ＹＵＥＮ，Ｉ．Ｓ．ＲＥＥＤ，”Ａ ＶＬＳＩ ＤＥＳＩＧＮ ＯＦ Ａ ＰＩＰＥＬＩＮＥ ＲＥＥＤ−ＳＯＬＯ ＭＯＮ ＤＥＣＯＤＥＲ，”ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭＰＵＴＥＲ Ｓ，ＭＡＹ．1985，ＶＯＬ．34，ＮＯ. ５，ＰＰ．393−403. Ａ．Ｍ．ＰＡＴＥＬ，”ＯＮ−ＴＨＥ −ＦＬＹ ＤＥＣＯＤＥＲ ＦＯＲ Ｍ ＵＬＴＩＰＬＥ ＢＹＴＥ ＥＲＲＯＲ Ｓ，”ＩＢＭ Ｊ．ＲＥＳ．ＤＥＶＥＬ ＯＰ．ＭＡＹ 1986，ＶＯＬ．30，Ｎ Ｏ．３，ＰＰ．259−269
Claims (4)
- 【請求項１】 Ｂを整数定数とし、係数がＮ＋１＝２n
個の要素の有限体の要素に関連づけられ、それらの要素
のうちでαを非０および非１の要素であるとして、連続
する根αB ないしαB+2t-1を有する母多項式の倍数であ
るＭ−１次の多項式の係数に対応するＭ個のｎビットデ
ータの列を受けるリード−ソロモン・デコーダであっ
て、 各列のＭ個のデータを逐次受ける２ｔ個の多項式カウン
タ（１２〜１４）と、シンドローム多項式の係数から、
ｔにたかだか等しい次数のエラー・ロケータ多項式
（λ）の係数を供給する回路（２０）と、 根の値α1 ないしαM を逐次求めることによってエラー
・ロケータ多項式の根を求めるための回路（３０）と、
を含み、階数ｉ（ｉ＝０，１．．．２ｔ−１）の多項式
カウンタが、根αB+i に対するＭ−１次の前記多項式の
値に等しい、シンドローム多項式の値に等しい次数ｉの
項の係数（Ｓi ）を供給し、階数ｉの前記多項式カウン
タに乗数がα(B+i )(N-M)の乗算器（４４）が先行するこ
とを特徴とするリード−ソロモン・デコーダ。 - 【請求項２】 Ｎ＝ｋ（Ｎ−Ｍ）（ｋは整数）であるな
らば、デコーダは乗数がそれぞれαB(N-M)、α
(B+1)(N-M)、．．．α(B+k-1)(N-M)である乗算器（４
４）をｋ個含み、階数ｉ（ｉ＝０，１．．．ｋ−１）の
乗算器が階数ｉ＋ｐｋの多項式カウンタに先行し、ここ
に、ｐは０から（２ｔ−ｉ−１）／ｋの整数部まで変化
することを特徴とする請求項１に記載のリード−ソロモ
ン・デコーダ。 - 【請求項３】 エラー・ロケータ多項式（λ）の根を求
めるための前記回路（３０）が、エラー・ロケータ多項
式の次数ｉの項の各係数に対して、前記係数を最初に保
存するレジスタ（３２）と、レジスタの内容を、そのレ
ジスタに先行するレジスタのαi を乗じられた内容で逐
次置き換えるために接続された乗算器（３３）とを含
み、各乗算器の出力が加算器（３４）のそれぞれの入力
端子に供給されることを特徴とする請求項１に記載のリ
ード−ソロモン・デコーダ。 - 【請求項４】 Ｎ＝２５５、Ｍ＝２０４、Ｂ＝０、およ
びｔ＝８であることを特徴とする請求項１ないし３のい
ずれか１つに記載のリード−ソロモン・デコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9408121A FR2721774B1 (fr) | 1994-06-27 | 1994-06-27 | Décodeur reed-solomon. |
| FR9408121 | 1994-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879094A JPH0879094A (ja) | 1996-03-22 |
| JP2687941B2 true JP2687941B2 (ja) | 1997-12-08 |
Family
ID=9464882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7182226A Expired - Fee Related JP2687941B2 (ja) | 1994-06-27 | 1995-06-27 | リード−ソロモン・デコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5818854A (ja) |
| EP (1) | EP0690585B1 (ja) |
| JP (1) | JP2687941B2 (ja) |
| DE (1) | DE69522156T2 (ja) |
| FR (1) | FR2721774B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411606B1 (en) * | 1996-08-21 | 2002-06-25 | Hybrid Networks, Inc. | Hybrid access system with remote device monitoring scheme |
| US5942005A (en) * | 1997-04-08 | 1999-08-24 | International Business Machines Corporation | Method and means for computationally efficient error and erasure correction in linear cyclic codes |
| US6412090B1 (en) | 1998-06-18 | 2002-06-25 | Globespanvirata, Inc. | Galois field computation system and method |
| US6415413B1 (en) | 1998-06-18 | 2002-07-02 | Globespanvirata, Inc. | Configurable Reed-Solomon controller and method |
| US6370671B1 (en) * | 1998-06-18 | 2002-04-09 | Globespan, Inc. | Configurable decoder and method for decoding a reed-solomon codeword |
| US6691277B1 (en) * | 1998-11-12 | 2004-02-10 | Koninklijke Philips Electronics N.V. | High speed pre-computing circuit and method for finding the error-locator polynomial roots in a Reed-Solomon decoder |
| CN1144374C (zh) | 1998-12-11 | 2004-03-31 | 松下电器产业株式会社 | 里德-索洛蒙解码装置及其控制方法 |
| JP3502583B2 (ja) | 1999-10-25 | 2004-03-02 | 松下電器産業株式会社 | 誤り訂正方法および誤り訂正装置 |
| US6571368B1 (en) * | 2000-02-02 | 2003-05-27 | Macronix International Co., Ltd. | Systolic Reed-Solomon decoder |
| US6671850B1 (en) | 2000-05-01 | 2003-12-30 | International Business Machines Corporation | On-the-fly algebraic error correction system and method for reducing error location search |
| US6631172B1 (en) | 2000-05-01 | 2003-10-07 | Lucent Technologies Inc. | Efficient list decoding of Reed-Solomon codes for message recovery in the presence of high noise levels |
| US6792569B2 (en) | 2001-04-24 | 2004-09-14 | International Business Machines Corporation | Root solver and associated method for solving finite field polynomial equations |
| US7228490B2 (en) * | 2004-02-19 | 2007-06-05 | Quantum Corporation | Error correction decoder using cells with partial syndrome generation |
| US8327242B1 (en) * | 2008-04-10 | 2012-12-04 | Apple Inc. | High-performance ECC decoder |
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| US9954553B1 (en) * | 2015-06-05 | 2018-04-24 | Altera Corporation | Circuitry and methods for continuous parallel decoder operation |
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|---|---|---|---|---|
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| US5107503A (en) * | 1987-08-24 | 1992-04-21 | Digital Equipment Corporation | High bandwidth reed-solomon encoding, decoding and error correcting circuit |
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| US5329535A (en) * | 1992-04-30 | 1994-07-12 | International Business Machines Corporation | Variable block lengths on-the-fly error correcting decoder |
| US5396502A (en) * | 1992-07-09 | 1995-03-07 | Advanced Hardware Architectures, Inc. | Single-stack implementation of a Reed-Solomon encoder/decoder |
-
1994
- 1994-06-27 FR FR9408121A patent/FR2721774B1/fr not_active Expired - Fee Related
-
1995
- 1995-06-21 EP EP95410058A patent/EP0690585B1/fr not_active Expired - Lifetime
- 1995-06-21 DE DE69522156T patent/DE69522156T2/de not_active Expired - Fee Related
- 1995-06-22 US US08/493,852 patent/US5818854A/en not_active Expired - Lifetime
- 1995-06-27 JP JP7182226A patent/JP2687941B2/ja not_active Expired - Fee Related
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| Ｈ．Ｍ．ＳＨＡＯ，Ｔ．Ｋ．ＴＲＵＯＮＧ，Ｌ．Ｊ．ＤＥＵＴＳＣＨ，Ｊ．Ｈ．ＹＵＥＮ，Ｉ．Ｓ．ＲＥＥＤ，"Ａ ＶＬＳＩ ＤＥＳＩＧＮ ＯＦ Ａ ＰＩＰＥＬＩＮＥ ＲＥＥＤ−ＳＯＬＯＭＯＮ ＤＥＣＯＤＥＲ，"ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭＰＵＴＥＲＳ，ＭＡＹ．１９８５，ＶＯＬ．３４，ＮＯ．５，ＰＰ．３９３−４０３． |
| Ｉ．Ｓ．ＲＥＥＤ，Ｍ．Ｔ．ＳＨＩＨ，Ｔ．Ｋ．ＴＲＵＯＮＧ，"ＶＬＳＩ ＤＥＳＩＧＮ ＯＦ ＩＮＶＥＲＳＥ−ＦＲＥＥ ＢＥＲＬＥＫＡＭＰ−ＭＡＳＳＥＹ ＡＬＧＯＲＩＴＨＭ，"ＩＥＥ ＰＲＯＣＥＥＤＩＮＧＳ Ｅ （ＣＯＭＰＵＴＥＲＳ ＡＮＤ ＤＩＧＩＴＡＬ ＴＥＣＨＮＩＱＵＥＳ），１９９１，ＶＯＬ．１３８，ＮＯ．５，ＰＰ．２９５−２９８． |
Also Published As
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| US5818854A (en) | 1998-10-06 |
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| DE69522156D1 (de) | 2001-09-20 |
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