JP2591611B2 - ｔ重誤り訂正符号の符号化復号化回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は誤り訂正符号の符号化であるECCの作成及び
復号化であるシンドローム演算とをガロア体GF（2^m）で
定義された積回路と和回路及びパイプライン・レジスタ
を用いた帰還回路で構成することによって同一の回路で
実現させるようにしたので回路構成が簡単化される。

〔産業上の利用分野〕

本発明は光ディスク等の大容量記憶装置の誤り訂正符
号として用いられるｔ重誤り訂正リードソロモン符号等
の符号化回路及び復号化におけるシンドローム演算回路
に係り、特に誤りの訂正対象である情報データから作成
される情報多項式を生成多項式で割って剰余を求めるこ
とにより所定の訂正能力を有する誤り訂正符号の作成
（符号化）をおこなうECC作成及びガロア体GF（2^m）上
（ｍ＝1,2,…）の元α及びそのべき乗（生成多項式の
根）と誤り訂正符号との積をとることにより情報データ
の誤り位置数及び誤り位置を知る（復号化）のために使
用するシンドロームの作成を行う誤り訂正符号の符号化
及び復合化回路に関する。

〔技術の背景〕

電子計算機のメモリ等を介してデータを伝送する際の
伝送により生じる伝送誤りに対する対策として誤り訂正
符号が伝送するデータに付加される。伝えたい記号ｋ個
を情報記号といい、付加する余分の符号ｊ個を検査符号
といい、情報記号ｋ個と検査記号ｊ個を合計したｎ＝ｋ
＋ｊ個の記号列を符号語といい、このｎの値を符号長と
いう。送信側で検査符号を付加する操作を符号化とい
い、受信側で誤りを検出して正しい情報記号列を復元す
る操作を復号化という。

ここでは検査符号としてｔ重誤り訂正リードソロモン
符号等を対象としている。リードソロモン符号（以下
「RS符号」という）はBCH符号の一種である。一般にBCH
符号はGalois体GF（q^m）の原始元をαとすると、α，α
²,…，α^2tを根とする最小次数の多項式を生成多項式と
すれば、符号長ｎ＝q^m−１、情報記号数ｋ≧q^m−１−2m
t、検査記号数ｎ−ｋ≦2mt、最小距離d_min≦2t＋１であ
る。RS符号はｍ＝１の非２元BCH符号であり、RS符号は
同一の最小距離をもつ線形符号の中で検査記号数が最小
となる優れた符号である。そのため、2^m元の符号はその
各記号をGF（２）上のｍ次元ベクトルで表現することに
より２元符号として用い、これによりｔ重誤り訂正符号
が構成できることになる。

RS符号はランダム誤りに対してバイト単位で訂正する
ことのできる最も訂正能力の高い誤り訂正符号の１つで
あり、１バイトのデータはガロア体GF（2^m）上の元α及
びそのべき乗で表される。またRS符号は巡回符号の一種
でありｔ重誤り訂正のECC（Error corecting code）は
入力データを情報多項式で表現した場合その情報多項式
を次の生成多項式で割った剰余多項式に相当し、情報デ
ータに付加されて使用される。

符号長ｎ≦2^m−１、誤り訂正能力ｔ、最小距離d_min≦
2t＋１の多重誤り訂正RS符号の生成多項式は次のように
なる。（情報点数ｋ＝ｎ−2tとする） 従って、情報データｋ個（a₀,a₁,a₂,…,a_k-1）を次の
情報多項式に置換し、 Ｉ（ｘ）＝a₀x^2t＋a₁x^2t+1＋…＋a_k-1xⁿ （２） これを（１）式で割った剰余多項式Ｒ（ｘ）がECCに
なる。

Ｉ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ） （2a） すなわち、 Ｒ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ）＋Ｉ（ｘ） （３） （註；加減同一） Ｉ（ｘ）：情報多項式 Ｇ（ｘ）：生成多項式 Ｑ（ｘ）：商多項式 Ｒ（ｘ）：剰余多項式 よって全体の符号多項式Ｘ（ｘ）は次のようになる。

Ｘ（ｘ）＝Ｉ（ｘ）＋Ｒ（ｘ） ＝x₀＋x₁x＋x₂x²＋…＋x_nxⁿ （４） 但し、x₀,x₁,…,x_nはＸ（ｘ）の係数、すなわち誤り訂
正符号の符号語である。また、このRS符号の復号では誤
り訂正のための中間情報、すなわち2t個のシンドローム
S₀,S₁,…,S_2t-1をまず計算しなければならない。

各シンドロームは次式で与えられる。

S_i＝x₀＋x₁α^ｉ＋x₂α²ⁱ＋…＋x_nαⁿⁱ （ｉ＝0,1,…,2t−１） このシンドロームがすべて“0"であれば、この符号語
には誤りなしと判定される。また１つでも“0"でなけれ
ば、このシンドロームを使って誤り位置、誤り量を求
め、ｔ個までの誤りを訂正することができる。本発明で
は訂正処理は無関係であり、ここでは説明しない。

〔従来の技術〕

従来のECC作成及びシンドローム演算回路のブロック
構成を第８図に示す。一般にECCを付加したデータを送
る（または蓄積する）媒体は通信機器や光ディスク等で
あり、データとしては“0",“1"をシリアルで取り扱
う。例えば１バイト＝８ビットの場合、まずECC作成で
は８ビットのデータが入力シフトレジスタ81にパラレル
ロードされ、デマルチプレクサ82によってデータがECC
作成回路83に送出されてECCが計算される。１ブロック
の情報データがデマルチプレクサ82及びマルチプレクサ
85を介して順々に出力シフトレジスタ86にロードされ８
→１ビット変換（パラレル→シリアル）して転送された
後に、作成されたECCをマルチプレクサ85で選択して同
じ出力レジスタ86にロードして転送する。また、シンド
ローム演算では、ECCを付加した１ブロックの符号デー
タをシフトレジスタ81によって１→８ビット変換（シリ
アル→パラレル）した後デマルチプレクサ82を介してシ
ンドローム演算回路84でシンドロームが計算され誤り訂
正処理がなされる。

第９図にECC作成回路回路を示す。

入力データ（情報多項式Ｉ（ｘ）の各係数）が最終段
のレジスタまで送られた後、その最高次数の係数
（a_k-1）と（１）式の生成多項式Ｇ（ｘ）の各係数との
積をとって、各レジスタに格納されている情報多項式Ｉ
（ｘ）の係数値に加算（減算に相当）する。これによっ
て、１回の除算が（商多項式の最高次の係数が求まっ
た）成立し、これによって各レジスタに格納されている
内容が１つずつ移動していく。こうして順次以上の除算
を繰返すことにより商多項式Ｑ（ｘ）が求まり、最終段
のレジスタに転送されずに他のレジスタに残った値が剰
余多項式の係数になる。

このタイミング・チャートを第10図に示す。

出力シフトレジスタ86が除算結果の商多項式や剰余多
項式の係数を８ビット出力した時点で一回の除算が行わ
れる。

第11図にシンドローム演算回路及び第12図にそのタイ
ミングチャートを示す。第11図では（５）式を変形した S_i＝[…{(x_nα^ｉ＋x_n-1)α^ｉ＋x_n-2}α^ｉ＋…＋］α^ｉ
＋x₀ （６） に従って2t個のシンドロームS₀〜S_2t-1を＃１〜＃2tの
各部分で並列に計算される。１ブロックの最終データが
転送された後に和回路の出力レジスタに残った値がシン
ドロームになる。第12図では入力シフトレジスタに８ビ
ットのデータが満たされた時点で１回のシンドローム演
算が行われる。

〔発明が解決しようとする問題点〕

ところで、従来のｔ重誤り訂正符号のECC作成回路83
とシンドローム回路84は第８図に示すように、符号化、
復号化という異なった処理内容から別々の回路で構成さ
れていた。符号化及び復号化において使用する積回路は
例えばGF（2⁸）上で原始多項式Ｐ（ｘ）＝x⁸＋x⁴＋x³＋
x²＋１の剰余を行う場合には第13図に示すようにANDゲ
ート64個、EXORゲート77個を必要とするものであるが、
従来の符号化復号化回路では第９図のECC作成回路及び
第11図のシンドローム演算回路で示すように各々2t個の
積回路を使用することになる。従って従来の回路にあっ
ては回路規模が非常に大きくなるという問題点を有して
いた。

また第10図及び第12図のタイミング・チャートに示す
ように入力レジスタにデータが満たされている場合以外
は待ち状態となり動作効率が悪いという問題点を有して
いた。

そこで、本発明は以上の問題点を解決するためになさ
れたものであり、簡単な回路構成により効率良く演算を
行うことのできるRS符号等の誤り訂正符号の符号化及び
復号化の回路を提供することを目的としてなされたもの
である。

〔問題点を解決するための手段〕

以上の問題点を解決するため本発明は第１図に示すよ
うに、ガロア体GF（2^m）（ｍ＝1,2,…）上のベクトルに
おいて、所定の多項式の係数データを項毎に降べき順に
順次発生させる係数順次発生手段１と、入力する係数デ
ータを2t個入力順に前段から後段の各段に項毎に桁移動
可能に格納する係数格納手段２と、係数順次発生手段１
が発生させた前記多項式の係数データと帰還させた前記
係数格納手段２の最終段から１段前に格納されている係
数データのどちらか一方を選択する入力選択手段６と、
生成多項式の係数データまたは根データを順次発生させ
る生成多項式データ順次発生手段５と、当該発生手段５
の発生させたデータと係数格納手段２の最後段に格納さ
れている係数データとの乗算を行う積回路３と、入力選
択手段６が選択したデータと積回路３の出力したデータ
とを加算して前記格納手段２の最前段に順次送出する和
回路４とを設けたものである。

〔作用〕

本発明はECC作成を行う場合には、入力多項式の係数
として情報データから作成された（２）式の情報多項式
の係数データ（a_k-1,a_k-2,…,a₁,a₀）を入力多項式の係
数順次発生手段１が降べき順（次数の大きいものから順
に）に順次発生させる。入力選択手段６は当該係数デー
タ（a_k-1,a_k-2,…,a₁,a₀）を選択して順次和回路４に送
出する。選択された係数データは初期値である係数格納
手段２の最後段に格納されている０と和回路４で加算さ
れた後係数格納手段２の最後段から最前段に向けて降べ
きの順に順次2t個分（（１）式の生成多項式の最大項数
−１個分）の係数データ（a_k-1,a_k-2,…,a_k-t）が格納
される。すると、当該係数格納手段２の最後段に格納さ
れた最高次数の係数データa_k-1は、生成多項式データ順
次発生手段５が順次発生させた生成多項式の係数データ
（g_2t-1,g_2t-2,…,g₁,g₀）と積回路３で降べき順に順次
乗算され、その乗算結果g_2t-1a_k-1,g_2t-2a_k-2,…,g₁a
_k-1,g₀a_k-1が順次出力（2t個）される。

一方、係数格納手段２の最後段の１段手前に格納され
ている係数データa_k-2が読み出されて帰還され入力選択
手段６を介して選択され積回路３の出力結果g_2t-1a_k-1
と順次和回路４で加算され当該出力結果g_2t-1a_k-1＋a
_k-2は前記係数格納手段２の最前段に向けて出力され
る。当該出力結果は係数格納手段２の最後段の１段前に
格納されているデータa_k-2が読み出されるタイミングに
同期して格納手段２の最前段に格納される。格納手段２
の最後段の１段前にはa_k-2が読み出された後に次のデー
タa_k-3が桁移動により格納され、次の前述した乗算結果
であるg_2t-2a_k-1と加算され当該加算結果g_2t-2a_k-1＋a
_k-3は格納手段２に格納される。同時に桁移動によって
最初に格納されていた情報多項式の係数（a_k-1,a_k-2,
…,a_k-2t）と順次入れ代わりながら格納手段２内で繰り
上がる。

こうして、同様の手順を繰り返すことにより係数格納
手段２に格納されている最初の情報多項式の係数データ
（2t個）は和回路４の出力結果と完全に入れ代わる。こ
の段階で係数格納手段２に格納されている和回路４の全
出力結果は１桁移動して当該格納手段２の最後段に当該
処理が終了されるまで保持されていた最高次の係数デー
タa_k-1は当該出力結果の最高次数のものg_2t-1a_k-1＋a
_k-2と入れ代えられることになる。その桁移動により空
白となった係数格納手段２の最前段には入力多項式の係
数データのうち生成多項式の前記処理によって処理され
た次数個（2t個）分を除いた次の新たな次数の係数デー
タa_k-2t-1が係数順次発生手段１により発生して入力選
択手段６によって選択されて格納補充される。このよう
にして前記と同様の処理が順次繰り返され、残余の入力
多項式としての情報多項式の係数の次数が生成多項式の
最高次の次数（2t）よりも小さくなった場合に処理を中
止し係数格納手段２に格納されている多項式が剰余多項
式となり、当該剰余多項式から誤り訂正符号が得られ
る。

一方、シンドロームの作成を行う場合には、以下のよ
うにする。

入力多項式の係数データとしては情報多項式に前記処
理により得られた誤り訂正符号を意味する剰余多項式を
付加した（４）式の符号多項式の係数データ（すなわち
符号語、x₀,x₁,…,x_n）であり、当該入力多項式の係数
データが降べきの順に順次発生手段１により発生され
る。最初当該多項式の最高次の係数データx_nは入力選択
手段６により選択され第４図に示すタイミングで係数格
納手段２レジスタ11,12の各段に順次格納され、レジス
タ12に格納された係数データは生成多項式データ順次発
生手段５により降べきの順に順次発生した生成多項式の
根データ（α^2t-1,…，α²,α,1）と積回路３で乗算が
行われその積α^2t-1x_n,…，α²x_n,αx_n,1x_nが和回路４
に順次送出される。和回路４では係数順次発生手段１が
発生させた入力多項式としての符号多項式の次の次数の
係数データx_n-1との加算が行われる。和回路４の出力結
果α^2t-1x_n＋x_n-1,…，α²x_n＋x_n-1,αx_n＋x_n-1,1x_n＋x
_n-1は係数格納手段２に各段に各々格納される。格納さ
れた当該出力結果は再び読み出されて積回路３に送出さ
れ生成多項式データ順次発生手段５により次に発生され
た生成多項式の根データ（α^2t-1,…，α²,α,1）と順
次乗算されて和回路４に送出され、符号多項式の次デー
タx_n-2と各々加算される。このようにして同様の手順が
符号長ｎ回繰り返される。こうして、係数格納手段の各
段にシンドローム多項式の各係数である2t個のシンドロ
ームS₀,S₁,…,S_2t-1が得られることになる。

〔実施例〕

次に本発明に係る実施例を説明する。

第２図に第１の実施例を示す。

本実施例は４バイト訂正RS符号（ｔ＝４）のECC作成
及びシンドローム演算回路を示す。

本実施例は主として係数順次発生手段１、係数格納手
段２、積回路13、和回路14、生成多項式発生手段５及び
入力選択手段６から構成されている。

係数順次発生手段１は入力多項式の係数データを項毎
に順次降べき順に発生させるものであって、シフト・レ
ジスタ17及びレジスタ19から構成されている。シフト・
レジスタ17はシリアルに入力した係数データをパラレル
に出力する直並列変換を所定のタイミングで行うもので
ある。

係数格納手段２は入力多項式の係数データを順次項毎
に桁移動が可能となるように格納するものであり、パイ
プライン・レジスタ11,12から構成され、この例では合
計８段（すなわちｔ＝４の４バイト訂正の場合には生成
多項式の次数は2t＝８であるから）のレジスタが用いら
れ、レジスタ12はレジスタ11の最後段のものと直列に接
続され入力多項式の最高次の次数の係数データを格納す
るものである。

積回路３に相当する積回路13は生成多項式データ順次
発生手段５が発生させた生成多項式の係数データまたは
根データのどちらか一方とレジスタ12に格納されている
係数データとの乗算を行うものである。

和回路４に相当する和回路14は積回路13の出力結果と
入力選択手段６としてのマルチプレクサ16が選択したも
のとの加算を行うものである。

生成多項式データ順次発生手段５は生成多項式の係数
データと生成多項式の根データとを選択するマルチプレ
クサ15を有している。

入力選択手段６に相当するマルチプレクサ16はレジス
タ19に格納されている内容またはレジスタ11の最後段に
格納されている内容を選択して和回路14に送出するもの
である。

またマルチプレクサ20はレジスタ12またはレジスタ19
に格納されている内容を選択してレジスタ18に送出する
ものである。

レジスタ18はデータをパラレルからシリアルにすなわ
ち、並直列変換を行ってデータを転送するシフトレジス
タである。

次に本実施例に係る回路の動作を第3,4図に示したタ
イミング・チャートに基づいて説明する。

本回路を用いてECCの作成を行う場合には、第３図に
示すように、時刻t₀においてECCの対象となる情報多項
式の係数データ（a_k-1,a_k-2,…,a₁,a₀）をシリアルに係
数順次発生手段２としてのレジスタ17に降べき順に入力
させ、パラレルに出力しレジスタ19に一旦格納される。
時刻t₁でその入力データが出力レジスタ18にロードされ
る。８→１ビットにパラレルからシリアルに変換されて
出力され、光ディスク等の記憶媒体に格納される。その
間を利用して時刻t₁から時刻t₃までに初期値として既に
レジスタ12に格納されている“0"と、生成多項式データ
順次発生手段５としてのマルチプレクサ15が選択した生
成多項式の係数データg₇〜g₀との乗算を積回路13によっ
て第３図に示すタイミングで行われるので、最初は積回
路３の出力結果は０であり、その出力結果を和回路12で
加算しても係数順次発生手段１が発生させた８個（2t＝
８）の係数データ（a_k-1,a_k-2,…,a_k-8）は変化なくそ
のまま係数格納手段２に順次格納される。こうして一旦
係数データが係数格納手段２に降べき順に生成多項式の
最大項数−１個（８個）格納された後に、以上述べた処
理が再び繰り返され、積回路13によりレジスタ12に格納
されている最高次数の係数データa_k-1とマルチプレクサ
15が選択した生成多項式の係数データa₇〜g₀との乗算が
行われ当該出力結果a_k-1g₇,a_k-1g₆,…,a_k-1g₀と入力選
択手段６としてのマルチプレクサ16が選択したレジスタ
11に既に格納されている情報多項式の係数データa_k-2,a
_k-3,…a_k-8と降べき順に順次和回路14によって加算し、
加算結果a_k-1g₆＋a_k-2,a_k-1g₅＋a_k-3,…a_k-1g₀＋a_k-8を
順次係数格納手段２に係数データa_k-2,a_k-3,…a_k-8と桁
移動により順次入れ換えながら格納する。こうして、係
数格納手段２としてのレジスタ11に格納されている係数
データについての前記処理がg₀付近まで終了した段階
で、時刻t₂でマルチプレクサ16の出力を順次レジスタ19
に格納されている新たな係数データa_k-9,…,a_k-16の出
力に切り換える。時刻t₃ではレジスタ12に格納されてい
る前記処理結果の係数データa_k-1g₇＋a_k-2,a_k-1g₆＋a
_k-3,…,a_k-1g₀＋a_k-8のうち、レジスタ11の最後段に格
納されていた出力結果a_k-1g₇＋a_k-2,をレジスタ12に移
動して格納し、前に格納されてあった係数データa_k-1と
入れ換え、同時に桁移動により空白となった係数格納手
段２の最前段に前述した新たな係数データa_k-9が格納さ
れる。こうして同様の手順を繰り返すことにより、残余
の入力多項式の係数の次数が生成多項式の最高次の次数
よりも小さくなった場合に処理を中止しレジスタ11の各
段に格納されている係数データを係数とする多項式が剰
余多項式となり、当該剰余多項式に基づいて誤り訂正符
号としてのRS符号を得ることができる。

一方、シンドロームを得るには第４図に示すように、
時刻t₀で入力多項式順次発生手段２としてのシフト・レ
ジスタ17に光ディスク等の記憶媒体から転送されシリア
ルに入力した入力多項式としての情報データにRS符号を
付加された符号多項式の係数データ、すなわち符号語
（x_n,x_n-1,…,x₀:n＝2^m,m＝８）が１バイト（＝８ビッ
ト）毎にパラレルに順次出力されレジスタ19に格納され
る。その間を利用して時刻t₁からt₂までに最初にx_nが第
４図に示すタイミングでレジスタ11,12の各段に格納さ
れ生成多項式データ順次発生手段５としてのマルチプレ
クサ15が選択した生成多項式の根α⁷,…，α^０との積が
前記タイミングで各々積回路13により行われ、当該出力
結果α⁷x_n,…，α⁰x_nは、係数順次発生手段１としての
レジスタ19から出力された次の新たな係数データx_n-1と
各々和回路12で加算され、その出力結果としてα⁷x_n＋x
_n-1,…，α⁰x_n＋x_n-1が得られる。こうして以上の手順
をｎ回繰り返すことにより、（６）式で示したようなシ
ンドロームS₇＝［…｛（x_nα^７＋x_n-1）α^７＋x_n-2｝α
^７＋…＋x₁］α^７＋x₀,S₆＝［…｛（x_nα^６＋x_n-1）α
^６＋x_n-2｝α^６＋…＋x₁］α^６＋x₀,S₅,…,S₀がレジス
タ11,12の各段に得られることになる。

次に第２の実施例を第５図に基づいて説明する。本実
施例は８バイト訂正RS符号によるECC作成及びシンドロ
ームの作成を行うものである。本実施例は第１の実施例
と異なりレジスタを単に直列に接続するのではなく処理
の速度を高めるため４バイト訂正ずつ（合計８バイト訂
正）並列に処理するようにしているものである。

すなわち、本実施例では、係数順次発生手段１、g₇〜
g₀,α^７〜α^０について処理する部分50及びg₁₅〜g₈,α
¹⁵〜α^８について処理する部分51並びにこれらの部分を
接続するマルチプレクサ52等のその他の部分から主とし
て構成されている。

g₇〜g₀,α^７〜α^０について処理する部分50は入力選
択手段６としてのマルチプレクサ26、和回路４に相当す
る和回路24、係数格納手段２としてののレジスタ21,2
2、積回路３に相当する積回路23、生成多項式データ順
次発生手段５としてのマルチプレクサ25から構成され
る。但し本実施例は第１の実施例と異なりマルチプレク
サ52を介してg₁₅〜g₈,α¹⁵〜α^８について処理する部分
51と接続され、当該部分51からの出力とレジスタ22から
の出力とを選択して積回路23に入力することができるよ
うにしている。

g₁₅〜g₈,α¹⁵〜α^８について処理する部分51は同様に
マルチプレクサ36、和回路４に相当する和回路34、係数
格納手段２に相当するレジスタ31,32、積回路３に相当
する積回路33及び生成多項式データ順次発生手段５に相
当するマルチプレクサ35から構成されている。その他入
力レジスタ27出力レジスタ28及びマルチプレクサ30を有
する。

本実施例は次のように動作する。

本実施例はECCの作成をする場合においては第１図の
実施例と異なり、g₁₅〜g₈についての処理を行うに際し
て、より下位の次数に相当するg₇〜g₀についての係数デ
ータや処理結果を使用する必要がある場合がある。すな
わち第１回目の除算を行う場合にはレジスタ22に格納さ
れている前記部分50で取り扱う情報多項式の最高次数の
係数データは前記部分51においての処理に続いて必要と
なり、読み出されてマルチプレクサ36を介して和回路34
に入力される。また、g₇〜g₀について処理をする場合に
もg₁₅〜g₈についての処理結果が必要となる場合があ
り、この場合にはマルチプレクサ52を介してレジスタ32
の内容が部分50の積回路23に出力される。この動作は第
６図のタイミング・チャートに示すように時刻t₂におい
てなされる。このような接続を行う点が従来と異なる。

一方、シンドロームの作成を行う場合においては生成
多項式の根データα^７〜α^０を処理する部分50と根デー
タα¹⁵〜α^８を処理する部分51との処理の接続に関して
も同様に接続することができる。こうして本実施例にお
いては第６図及び第７図のタイミング・チャートに示す
ように同時に処理を行うので処理時間が短縮されること
になる。

〔発明の効果〕

こうして、本発明によればECCの作成及びシンドロー
ムの作成を同一の回路構成で達成することができるので
回路規模が縮小化され低価格及び高速に処理することが
できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は第１の実施
例に係るブロック図、第３図は第１の実施例に係るECC
作成のタイミング・チャート、第４図は第１の実施例に
係るシンドローム作成のタイミング・チャート、第５図
は本発明の第２の実施例に係るブロック図、第６図は第
２の実施例に係るECC作成のタイミング・チャート、第
７図は第２の実施例に係るシンドローム作成のタイミン
グ・チャート、第８図は従来例に係るブロック図、第９
図は従来例に係るECC作成回路を示すブロック図、第10
図はECC作成回路のタイミング・チャート、第11図は従
来例に係るシンドローム演算回路図、第12図従来例に係
るシンドローム演算回路のタイミング・チャート、第13
図はGF（2⁸）上での８×８積回路を示す図である。 １……係数順次発生手段 ２……係数格納手段 ３……積回路 ４……和回路 ５……生成多項式データ順次発生手段 ６……入力選択手段

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ガロア体GF（2^m）（ｍ＝1,2,…）上のベク
   トルにおいて、 所定の多項式の係数データを項毎に降べき順に順次発生
   させる係数順次発生手段（１）と、 入力する係数データを2t個入力順に前段から後段の各段
   に項毎に桁移動可能に格納する係数格納手段（２）と、 係数順次発生手段（１）が発生させた前記多項式の係数
   データと帰還させた前記係数格納手段（２）の最終段か
   ら１段前に格納されている係数データのどちらか一方を
   選択する入力選択手段（６）と、 生成多項式の係数データまたは根データを順次発生させ
   る生成多項式データ順次発生手段（５）と、 当該発生手段（５）の発生させたデータと係数格納手段
   （２）の最後段に格納されている係数データとの乗算を
   行う積回路（３）と、 入力選択手段（６）が選択したデータと積回路（３）の
   出力したデータとを加算して前記格納手段（２）の最前
   段に順次送出する和回路（４）とを設けたことを特徴と
   するｔ重誤り訂正符号の符号化復号化回路。