JPS63132531A - 拡張ガロア体上の多項式除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 光ディスクによる記録再生装置あるいは信号伝送などに
用いられる、誤り訂正符号での演算あるいはリード・ソ
ロモン符号の復号の多項式演算などにおける拡張ガロア
体ＧＦ（２ｍ）上での多項式除算回路に関する。

〔従来技術〕

従来巡回符号の符号化などに用いられている多項式の割
算回路は、その多項式の係数および変数がすべて１”ま
たは０１のガロア体ＧＦ　（２）上で行なわれており、
このような演算を行う従来の多項式割算回路を第５図に
示す。

この第５図の除算回路は、一方の入力端子から入力信号
が、他方の入力端子には係数器Ｆからの信号がそれぞれ
印加されるＥＯＲ回路Ｅｘ′と、このＥＯＲ回路の出力
を１ビット時間ラッチする遅延回路Ｒ′とからなる単位
処理回路を除数となる多項式の次数だけ縦続接続して構
成されており、上記係数器の他端はこの除算回路の出力
に接続されるとともにこの係数器の伝達関数は除数とな
る多項式ｇ　（ｘ）の各項の値が１かＯかに応じて１ま
たは０に設定される。

この除算回路に図示のように被除算多項式ｆ　（Ｘ）を
高次の項から順次入力することによりその出力側から商
多項式Ｑ（×）が高次の項から逐次出力され、各遅延回
路Ｒ′からは剰余の多項式Ｒ（×）の各項の値が得られ
るが、これらの多項式ｆ（ｘ）、ｇ（ｘ）、Ｑ（×）お
よびＲ（ｘ）の各項の値はすべて°Ｏ”または“１”で
ある。

このような従来の多項式除算回路においては、拡張ガロ
ア体ＧＦ（２ｍ）についての除算ができなかったので、
その除算はマイクロプロセッサによる処理によっていた
が、この拡張ガロア体上での演算における加算はベクト
ルパターンの排他的論理和で、また乗除算は原始光αの
べき表現の指数の加減算で行なうものであるため、ベク
トル表現とべき表現との変換をしばしば行なわなければ
ならないため、ソフトウェアによる処理では処理速度が
極めて遅くなるという欠点があった。

〔目　的〕

本発明は、拡張ガロア体上の除算をハードウェアにより
実行し得るようにして、処理速度の向上とソフトウェア
に依存しない安定した処理を行ない得るようにするもの
である。

〔構　成〕

本発明の構成を第１図に示す実施例に基づいて説明する
。

ここで、被除算多項式ｆ（χ）、除多項弐ｇ　（ｘ）、
商多項式Ｑ（ｘ）　、剰余多項式Ｒ（ｘ）を夫々ｆ　（
Ｘ）　＝ｆｏ　＋　ｆ　ｒｘ　＋　ｆｚｘ”　＋−ニー
−−・−・−＋ｆ、、　ｘ”−’　＋ｆ、　ｘ’　　　
　＝・・−（１）ｇ（Ｘ）　　＝ｇｌｌ十ｇ＋Ｘ＋ｇｘ
Ｘ”十　・−・−・−−−−一一−−−−・＋ｇｏ−＋
　Ｘ’−’　＋ｇ＊　Ｘ’　　　　・”・”（２１Ｑ（
Ｘ）　＝Ｑｏ”Ｑ＋Ｘ＋ＱｚＸ”＋　　−−−−−−−
−−−−−−＋Ｑｎ−＊−皿Ｘｌｌ−１１−１　　＋ｑ
、−，×Ｒ−＠　　　　　電中畢崇・・（３）Ｒ（Ｘ）
　＝ｒ６＋ｒ、ｘ＋ｒｚｘ”＋　　−・−−−−−−−
−−−−−＋　ｒｌＢ−、ｘ”−”＋ｒ、−、ｘ’−’
　　　　−−（４）とすると、各項の係数ｆ０〜ｆｎｔ
ｇｏ〜ｇ、。

Ｑ　６　”’ｑ１％−１１ｔ　ｒｏ　”’ｒ＠−１はい
ずれもαｉで示されるｍビットの数であり、このαは拡
張ガロア体ＣＦ　（２ｍ）の原始光である。以下、上記
ｍビットの数を１ワードという。

拡張ガロア体ＧＦ（２ｍ）の例として、ｍ＝４、すなわ
ちＯＦ　（２’　）の元を、その最小多項式１＋ｘ＋ｚ
’の根であるαによるべき表現とベクトル表現を対応付
けると下記の第１表のようになる。

被除算多項式の各項の係数は、上表のような拡張ガロア
体の元であり、ベクトル表現のビットに対応したデータ
ワードとして多項式除算回路に入力される。

第１図において、乗算処理ユニットＵ０〜Ｕ、−１は除
多項式ｇ　（ｘ）の項数より１段歩ない段数が縦続接続
されており、それぞれの乗算処理ユニッ）　Ｕ　ｏ　−
Ｕ　ａ−＋　は、入力される２つ係数のべき表現のそれ
ぞれの指数のモデュロ（２ｍ−１）の加算を行う加算器
Ｅと１ワードの伝送期間に相当する１単位時間τの遅延
を行なうレジスタＲとを備えている。

これら乗算処理ユニットは更に乗算係数器ＫＡを備えて
おり、後述する除算係数器ＫＶから出力された商多項式
Ｑ　（ｘ）の各項の係数のべき表現の指数と除多項弐ｇ
　（ｘ）の対応する項の係数ｇのべき表現の指数とのモ
デュロ（２’−１）の加算を行い、その結果得られた指
数値を上記加算器Ｅに供給する。

上記除算係数器にνは、上記乗算処理ユニットＵ３−１
の出力する係数のべき表現の指数から除多項式ｇ　（ｘ
）の最高次の項の係数のべき表現の指数をモデュロ（２
’−１）で減算をして得た指数を出力する。

また、この多項式除算回路の入力−側にはｍビットパラ
レルのベクトル表現のワードを、対応するべき表現の指
数に変換するベクトル−指数変換器Ｃｖを備えており、
さらに、この除算回路の出力側にはべき表現の指数をベ
クトル表現のワードに変換して出力する指数−ベクトル
変換器Ｃｓと、前記各レジスタの出力および前記除算係
数器ＫＶの出力を上記指数−ベクトル変換器Ｃｓに選択
的に入力する切換スイッチＳｗを備えている。

第２図は、上記除算係数器にν、乗算係数器ＫＡおよび
加算器Ｅの構成を詳細に示すもので、同図（ａｌの除算
係数器ＫＶは被除算係数のべき表現の指数と除算係数の
べき表現の指数のモデュロ（２ｍ−１）の減算を行う減
算回路１０によって得られる減算値を除算結果のべき表
現の指数として出力するものであり、同図（ｂ）の乗算
係数器ＫＡは乗算する２つの係数のべき表現の指数のモ
デュロ（２″ｌ−１）の加算を行う加算回路２０によっ
て得られる加算値を乗算結果のべき表現の指数として出
力するものである。また、同図（Ｃ１の加算器Ｅは、加
算する２つの各指数を対応するベクトル表現のｍビット
に変換する指数−ベクトル変換回路３０ｒ　　、３０＊
を備え、この２つの指数−ベクトル変換回路が出力する
ベクトルの各ビット毎に排他的論理和をとるＥＯＲ回路
Ｅｘ＋”Ｅｘｍから出力されるｍビットのベクトルを、
ベクトル−指数変換回路４０によって対応する指数に変
換して出力するようにしたものである。なお、これらの
変換を行なうためにはＲＯＭあるいは布線論理などによ
って構成する変換テーブルを設けるようにすればよい。

第１図図示の多項式除算回路のベクトル−指数変換器Ｃ
ｖに被除算多項式ｆ（×）の最高次の項の係数ｆ７から
順次低次の項の係数ｆ　ｎ−１＊　ｆｎ−２？−・−ｆ
、、ｆｏがｍビットパラレルで入力されると、これらｍ
ビットのベクトル表現の各係数はベクトル−指数変換器
Ｃｖで対応するべき表現の指数に変換され、初段の乗算
処理ユニッ）Ｕｌｌから順に入力され、被除算多項式ｆ
　（ｘ）の各項の係数「。ｐｆｎ−１・・・−・・・の
べき表現の指数が、各レジスタＲ０−１〜Ｒ０に保持さ
れる。

切換スイッチＳＷを除算係数器ＫＶの出力端側に接続切
換し、上記のように被除算多項式ｆ　（ｘ）の最高次の
係数が乗算処理ユニッ）Ｕ−＋のレジスタＲ８−１に保
持され、乗算処理ユニットＵ０のレジスタＲ０に保持さ
れた係数に対応する項の１次下の項の係数が上記レジス
タＲ０に入力されるとき、レジスタＲ０−１から最高次
の係数ｆ７が出力されて除算係数器ＫＶに入力され、こ
の除算係数器ＫＶからは、ｆａ／ｇｏに対応するべき表
現の指数、すなわち、高多項式Ｑ　（ｘ）の最高次の係
数Ｑ　ｎ−ｅの指数が、各乗算係数器ＫＡに出力され、
同時に切換スイッチＳＷを介して指数−ベクトル変換器
Ｃｓに出力される。

一方、各乗算処理ユニットでは各乗算係数器に八に上記
高多項式Ｑ　（ｘ）の最高次の係数ｑ７−、の指数が入
力されると、この高多項式Ｑ　（ｘ）の最高次の係数ｑ
　Ｆｌ−＠と除多項式の最高次以外の項の係数との乗算
値が、そのべき表現の指数で各加算器已に出力される。

この加算器Ｅでは、上記乗算係数器ＫＡの出力する指数
と前段の乗算処理ユニットのレジスタあるいはベクトル
−指数変換器Ｃｖから出力される指数との加算が行われ
、その各加算値の指数が、対応する上段の各レジスタに
保持される。

以上の動作により、各レジスタには、高多項式Ｑ　（ｘ
）の最高次の項の係数ｑ、、−８を算出したときの余り
が保持され、一方、指数−ベクトル変換器Ｃｓからは高
多項式の最高次の項の係数がベクトル表現で出力される
。

被除算多項式と除多項式の各次数は既知であるので、高
多項式の次数も既知である。したがって、その高多項式
の項数に相当するだけ上記の動作を繰り返して行えば、
各レジスタには、剰余多項式の各項の係数のべき表現の
指数が得られ、指数−ベクトル変換器Ｃｓからは、高多
項式の各項の係数が最高次から順にベクトル表現で出力
される。

その後、切換スイッチＳｗを順に切り換えて各レジスタ
に保持された係数の指数を指数−ベクトル変換器Ｃｓに
順次入力すれば、この指数−ベクトル変換器Ｃｓから剰
余多項式の各項の係数がベクトル表現で出力される。

第３図は他の実施例を示す図であり、前記第１の実施例
の加算回路Ｅおよび乗算係数器に＾を、時分割で使用さ
れる１つの加算器Ｅ′と１つの乗算係数器ＫＡ’とによ
って構成したものである。

すなわち、図に示したように、ベクトル−指数変換器Ｃ
ｖの出力と、各レジスタＲ＠−１〜Ｒ０の出力を選択的
に加算回路Ｅ′に出力するセレクタＳと、加算回路Ｅ′
の出力を上記各レジスタＲ，−１〜Ｒ０に選択的に出力
するデマルチプレクサＤを備え、除算係数器ＫＶの出力
に除多項式の係数を乗算する上記乗算係数器ＫＡ’には
、前記乗算処理ユニットとして対応する各レジスタＲ，
−０〜Ｒ０がデマルチプレクサＤによって選択されると
きに、対応する除多項式の係数の指数がリードオンリメ
モリＭから出力されて設定されるように構成したもので
ある。

この回路で、例えば、第１の実施例で説明した高多項式
Ｑ　（ｘ）の最高次の係数ｑ７−１を求める場合、まず
、レジスタＲ０−３から除算係数器ＫＶに出力し、この
除算係数器ＫＶの出力を乗算係数器ＫＡ’に入力し、セ
レクト信号によりリードオンリメモリＭから除多項式の
最高次の項の係数ｇ８を上記乗算係数器ＫＡ’に出力す
る。このときセレクタＳおよびデマルチプレクサＤによ
りレジスタＲ８−２の出力端とレジスタＲ，−１の入力
端とを加算器Ｅ′を介して導通し、この加算器Ｅ′に上
記乗算係数器ＫＡ’によって乗算された係数の指数を出
力して上記レジス゛りＲ８−２から出力される指数に加
算を行ってレジスタＲ８−１に保持する。

この動作を各レジスタＲ０−１〜Ｒ０間についてレジス
タＲ０に向かって行うようにすれば、商多項式の最高次
の項の係数を算出でき、さらに低次の各項の係数も同様
の動作を繰り返すことにより算出できる。

なお、前記第１図の切換スイッチＳｗの動作はセレクタ
Ｓによって行うことができ、商多項式の各項の係数およ
び演算終了後に各レジスタに保持されている剰余多項式
の係数は、指数−ベクトル変換器Ｃｓからベクトル表現
で出力される。

以上説明した実施例の加算器Ｅあるいは加算器Ｅ′は前
述のように２つの指数−ベクトル変換回路３０１．３０
２と１つのベクトル−指数変換回路４０およびｍ個のＥ
ＯＲ回路ＥＸ＋〜Ｅｘｍとによって構成したものである
が、第４図に示すように１つの減算回路５０．１つのリ
ードオンリメモリ６０および１つの加算回路７０によっ
て構成することができる。

減算回路５０は入力される２つの指数のモデュロ（２″
′−１）の減算をおこなって減算値をリードオンリメモ
リ６０に出力し、このリードオンリメモリ６０は入力さ
れる値にのＺｅｃｈ関数の値Ｚ（ｋ）＝ｔを出力する。

このリードオンリメモリ６０の出力値と上記減算回路５
０で行った減算の減数とを加算回路７０でモデュロ（２
″−１）の加算を行うと、その加算値は、減算回路５０
に入力した２つの指数に対応する２つの係数のＣＦ　（
２角）上の加算による加算値のべき表現の指数となる。

すなわち、上記Ｚｅｃｈ関数Ｚ　（ｋ）は、α２（皺）
＝αｋ　＋１ によって定義される関数であり、たとえば、２つの係数
αｉとαｊのＣＦ（２１′１）上の加算を行い、その加
算値αｐの指数ｐを求める場合を以下の式で説明すると
、 αｐ＝α１＋α１＝（αｉ−ｊ　＋　１　）α１＝α　
　　＋」 、・、ｐ＝Ｚ（ｉ−ｊ）　　＋ｊ となり、２つの係数の加算値の指数は、２つの係数の各
指数の減算値に対応する上記Ｚｅｃｈ関数の値と、上記
各指数の減算値を得るための減数とを加算することによ
って求めることができる。

したがって、第２図（Ｃ）に示した加算器では変換テー
ブルが３つ必要であるが、この第４図に示した加算器は
り一ドオンリメモリ６０すなわち変換テーブルを１つ備
えるだけで実現できる。

〔効果〕

本発明によれば、拡張ガロア体ＧＦ（２ｍ）上の数を係
数および変数とする多項式ｆ　（ｘ）およびｇ　（ｘ）
において、ｆ　（ｘ）　／　ｇ　（ｘ）の演算を行い、
その商多項弐〇　（ｘ）および剰余多項式Ｒ（ｘ）を高
速で求める回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は実施例の除
算係数器、乗算係数器および加算器を示す図、第３図は
本発明の他の実施例を示す図、第４図は加算器の他の実
施例を示す図、第５図は従来の除算回路を示す図である
。 來専揮ｔｉ 第２図

Claims (3)

【特許請求の範囲】
1. （１）元の数が２＾ｍ個である拡張ガロア体の元のベク
   トル表現の並列ビット数の入力により、そのベクトル表
   現に対応するべき表現の指数を出力するベクトル−指数
   変換器（Ｃ＿ｖ）を有し、入力される２つの指数をモデ
   ュロ（２＾ｍ−１）で加算する加算器（Ｅ）とレジスタ
   （Ｒ）とからなる組と入力される指数に対応する係数に
   除多項式の最高次以外の項の係数を乗じて得られる係数
   の指数を加算器に供給する乗算係数器（ＫＡ）とからな
   る複数の乗算処理ユニット（Ｕ＿０、Ｕ＿１・・・・・
   ・・・・Ｕ＿ｍ＿−＿１）を除数多項式の項数より１つ
   少ない数だけ縦続接続するとともに、上記ベクトル−指
   数変換器の出力を初段の上記乗算処理ユニットのレジス
   タに入力し、前段の乗算処理ユニットのレジスタから入
   力される指数に対応する係数を除多項式の最高次の項の
   係数で除算して得られる係数の指数を上記各乗算係数器
   に出力する除算係数器（ＫＶ）とを備え、この除算係数
   器が出力する指数を対応するベクトル表現に変換して出
   力する指数−ベクトル変換器（Ｃｓ）を備えることを特
   徴とする拡張ガロア体上の多項式除算回路。
2. （２）上記ベクトル−指数変換器の出力と上記各レジス
   タの出力を時分割に選択して１つの加算器（Ｅ′）の一
   方の入力端に入力するセレクタ（Ｓ）と、上記加算器の
   出力を上記各レジスタに時分割に選択して出力するデマ
   ルチプレクサ（Ｄ）と、入力された２つの指数に対応す
   る２つの係数の乗算値のべき表現の指数を上記加算器に
   出力する１つの乗算係数器（ＫＡ′）と、除多項式の最
   高次以外の項の係数のべき表現の指数を時分割に選択し
   て上記乗算係数器に出力する不揮発性メモリ（Ｍ）とを
   備え、時分割処理で多項式の除算を行うことを特徴とす
   る特許請求の範囲第１項記載の拡張ガロア体上の多項式
   除算回路。
3. （３）上記加算器が、入力される２つの数のモデュロ（
   ２＾ｍ−１）の減算値を出力する減算回路（５０）と、
   この減算回路の出力する減算値に対するＺｅｃｈ関数の
   値を出力する不揮発性メモリ（６０）と、この不揮発性
   メモリの出力する値と上記減算回路で行う減算の減数と
   のモデュロ（２＾ｍ−１）の加算値を出力する加算回路
   （７０）によって構成されたものであることを特徴とす
   る特許請求の範囲第１項ないし第２項記載の拡張ガロア
   体上の多項式除算回路。