JP3252421B2

JP3252421B2 - ユークリッドの互除回路

Info

Publication number: JP3252421B2
Application number: JP35075991A
Authority: JP
Inventors: 雅之服部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-12-12
Filing date: 1991-12-12
Publication date: 2002-02-04
Anticipated expiration: 2017-02-04
Also published as: JPH05165662A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はユークリッドの互除演算
を行うユークリッドの互除回路に関する。

【０００２】［発明の概要］ＢＣＨ符号・リード・ソロ
モン符号に代表される誤り訂正符号を用いて誤り訂正シ
ステムを実現する場合には、受信信号から生成されるシ
ンドロームから誤り位置多項式を求める手段が最も重要
になる（7R-C601-018(4740) Reed-Solomon符号を用いた
高速多重誤り訂正回路のハードウェア化 (1)）。

【０００３】この過程を実現する一手法としてユークリ
ッドの互除アルゴリズムを用いる方法が広く知られてい
る（7R-C601-020(4788) Reed-Solomon 符号を用いた高
速多重誤り訂正回路のハードウェア化 (2)）。

【０００４】一般にユークリッドの互除法とは、２つの
多項式の最大公約多項式(Most Common Devisor)を求め
るアルゴリズムとして知られている。誤り訂正符号にお
いては、ユークリッドの互除法の過程で用いられる演算
手順をうまく適用することにより、シンドロームから誤
り位置多項式を算出することができる。ユークリッドの
互除法の演算過程は、シストリックアレイアーキテクチ
ャで構成できる利点があり、比較的簡単な演算ユニット
（互除ユニットと呼ぶ）を複数個縦続接続することで実
現できる。

【０００５】“Shao”らによりユークリッドの互除法の
アルゴリズムをシストリックアレイアーキテクチャで実
現する例が示されている（この構成方法を以下の文章で
は構成方法Ａと呼ぶ）が（Howard M. Shao et.al."A VL
SI Design of a Pipeline Reed-Solomon Decoder" IEEE
Trans. on Computers vol.C-34 May 1985）、この構成
方法では、アルゴリズムが不完全な上、各ユニットに２
つの有限体乗算器が必要になるため、高速実時間処理が
必要なシステムを構成する場合回路規模が大きくなると
いう欠点があった。

【０００６】この改良方法として、１つの方法（この構
成法を以下の文章では構成方法Ｂと呼ぶ。）を筆者が提
案した。構成方法Ｂでは文献“Howard M. Shao et.al."
A VLSI Design of a Pipeline Reed-Solomon Decoder"
IEEE Trans. on Computers vol.C-34 May 1985”で示さ
れているように改訂ユークリッドの互除法（２）を用い
て互除ユニット中の２つの有限体乗算器を１つの有限体
乗算器と１つの有限体割算器に置き換える。次に、縦続
接続されている複数の互除ユニット中の有限体割算器を
１つの有限体割算器で共有することにより回路規模の削
減を実現している。

【０００７】更に、構成方法Ｂとは全く異なる構成で実
現する改良方式として、割算器を共有するための付加回
路や、次数の制御回路がただ１つで済むような構成方法
（構成方法Ｃと呼ぶ）を提案した。構成方法Ｃでは、割
算をすべきデータが常に同じ場所から取り出せるため割
算器を共有するための回路やその制御回路が不要にな
る。更に、多項式の次数から動作を判定する回路や制御
回路がただ１つで実現されるため規模が削減される。

【０００８】ここで、改訂ユークリッドの互除法（２）
における１ステッデの演算において、１個の演算ユニッ
トがただ１回の演算を行なう場合について考えてみる。
つまり、時分割多重等の多重化を行なって１個の演算ユ
ニットで２回以上の演算を行なわせる場合を除いて本質
的に必要な演算器の数を考える。

【０００９】すると、構成方法Ａ、Ｂ、Ｃの構成方法に
おいて、必要な乗算ユニットの数は、各々、８ｔ、４
ｔ、４ｔ−１個である。構成方法Ｂ、Ｃは、構成方法Ａ
に比べて演算ユニットの数が半分に減少しているが、こ
れは乗算器を２つ用いる代わりに割算器を全ユニットに
共有して１つ使用することにより、各演算ユニットに必
要な乗算器を１つに減らしているためである。

【００１０】しかし、改訂ユークリッドの互除法（２）
のアルゴリズム自体で必要な演算（乗算）回数は、１ス
テップの演算に対して僅かに２ｔ回であるのに対し、２
倍以上の演算ユニットを必要としており極めて無駄な構
成であるといえる。同様に、各多項式の係数を格納する
ために必要なレジスタの数もアルゴリズムで本来必要な
数に対して約２倍の数を必要としている。

【００１１】そこで、本出願人は先の出願で提案した改
訂ユークリッドの互除法（２）のアルゴリズムにおい
て、レジスタへの格納方法と演算器の構成方法との２つ
に画期的な工夫を施すことにより、ユークリッドの互除
法における１ステップ当たり最小の演算回数２ｔより１
多いだけの２ｔ＋１個の演算ユニット数で、かつ最小の
レジスタ数４ｔ＋３個のレジスタ数でアルゴリズムを実
現する構成方法を開示している（以下、構成方法Ｄと呼
ぶ。）。

【００１２】この構成方法Ｄでは、従来提案されている
構成方法Ａ、Ｂ、Ｃより遥かに少ない演算ユニット数に
よりユークリッドの互除アルゴリズムが実現できる極め
て画期的なものである。この構成方法Ｄでは、２ｔ＋１
個の演算ユニットを用いて１クロックサイクルの間に１
ステップの演算を完了するため、２ｔクロックサイクル
後に、所望のσ(X)、 ω(X)が得られることになる。

【００１３】しかし、誤り訂正の処理では、最も高速処
理が要求される連続的に入力するデータに対する処理を
行う場合においても、シンドロームから誤り位置多項式
を求めるプロセスは、１符号長のデータが入力される時
間中に処理を行えば良い。通常、符号長ｎは、２ｔに対
して十分に大きいので、符号長ｎが十分に長い仕様の誤
り訂正システムに対して構成方法Ｄの回路をそのまま使
用すると、ｎ−２ｔクロックサイクルの間は、ユークリ
ッドの互除法を行う回路が遊んでしまうことになり冗長
な回路構成になる。

【００１４】また、連続的に入力しないデータに対する
処理に対しては、ある定められた時間内に終了すれば良
いにも拘らず、構成方法Ｄのような回路構成で２ｔクロ
ックサイクルで答を得る必要がなく極めて無駄である。

【００１５】本件は、改定ユークリッドの互除法（２）
を構成方法Ｄを用いて実現した場合に必要な１ステップ
当たり２ｔ＋１回の演算を２ｔ＋１個より少ない演算ユ
ニットを時分割多重化して使用することにより、演算ユ
ニットの数を削減することが出来るような構成方法与え
るものである。

【００１６】本構成方法を用いることにより、１ステッ
プ当たりの演算回数が２ｔ＋１回のままで、構成する誤
り訂正システムが要求する速度、スループット等の仕様
に応じて自由に多重度の値を設定することが可能にな
り、これによって設計要求を満たし、かつ、演算ユニッ
ト数が最小の構成の回路を得ることができる。

【００１７】

【従来の技術】

《誤り訂正手法》先ず、誤り訂正の手法について述べ
る。ＧＦ(２^m)の有限体を用いてｔシンボル誤り訂正可
能で符号長がｎの誤り訂正システムを考える。誤り位置
を符号の先頭を０番目と数えてｊ番目にある時にα^jで
表すとする。すると、符号全体にｍ個の誤りがあるとす
れば、符号全体の誤りは、誤り位置Ｘ_i（但し、ｉ＝１
…ｍ）及び誤りパターンＹ_i（但し、ｉ＝１…ｍ）で記
述することが出来る。つまり、全部でｍ（ｍ≦2ｔ）個
の誤りがあった場合には、ｍ組の(Ｘ_i、Ｙ_i)が必要にな
る。

【００１８】この誤り位置Ｘ_i（但し、ｉ＝１…ｍ）を
用いて、誤り位置多項式σ(X)と呼ばれる多項式を定義
する。誤り位置多項式σ(X)は、誤り位置Ｘ＝Ｘ_i-1（但
し、ｉ＝１…ｍ）で０になる。

【数１】 σ(X)の係数を

【数２】と表す。

【００１９】更に、誤り位置多項式σ(X)とシンドロー
ム多項式Ｓ(X)を用いて誤り評価他項式ω(X)を

【数３】と定義する。

【００２０】次に、誤り訂正の過程を順に説明する。＜ステップ１＞２ｔ個のシンドロームＳ

【数４】が、受信信号ｒとパリティ検査行列Ｈとの積として求め
られる。つまり、

【数５】となる。このように求められたシンドロームＳを多項式
の係数に持つシンドローム多項式Ｓ(X)と呼ばれる多項
式を定義する。

【数６】

【００２１】＜ステップ２＞シンドローム多項式Ｓ(X)
から誤り位置多項式σ(X)及び誤り評価多項式ω(X)を求
める。この時にユークリッドの互除法によるアルゴリズ
ムを用いる。

【００２２】＜ステップ３＞誤り位置Ｘ＝Ｘ_i ^-1（但
し、ｉ＝１…ｍ）をサーチする。ステップ２で求められ
た誤り位置多項式σ(X)の係数を使用して、σ(X)にＧＦ
(２^m)に含まれる全ての要素Ｘ＝α⁰…α^n-1を代入して
σ(X)＝０となる位置が誤り位置Ｘ_i（但し、ｉ＝１…
ｍ）であることが判る。

【００２３】＜ステップ４＞誤り位置Ｘ_i（但し、ｉ＝
１…ｍ）が求められると、誤りパターンＹ_i（但し、ｉ
＝１…ｍ）は、誤り評価多項式ω(X)を用いて次のよう
に算出される。

【数７】

【００２４】＜ステップ５＞求められた誤り位置Ｘ
_i（但し、ｉ＝１…ｍ）及び誤りパターンＹ_i（但し、ｉ
＝１…ｍ）を用いて受信信号に対して訂正を行なう。

【００２５】以上、ステップ１〜５の過程で誤り訂正が
行なわれる。詳細については“7R-C601-018(4740) Reed
-Solomon 符号を用いた高速多重誤り訂正回路のハード
ウェア化 (1)”、“7R-C601-020(4788) Reed-Solomon
符号を用いた高速多重誤り訂正回路のハードウェア化
(2)”、“7R-C601-021(4817) Reed-Solomon 符号を用い
た高速多重誤り訂正回路のハードウェア化 (3)”で述べ
てある。

【００２６】《ユークリッドの互除法による誤り位置多
項式の導出》次に、誤り位置多項式の導出方法について
述べる。これは、上に述べた誤り訂正の過程のステップ
２に当たるものである。シンドローム多項式Ｓ(X)から
ユークリッドの互除法によるアルゴリズムを用いて誤り
位置多項式σ(X)を求める方法は、次のように知られて
いる。

【００２７】［誤り位置多項式導出方法］今、ｒ_-1(X)
＝Ｘ^2t、ｒ₀(X)＝Ｓ(X)とおく。Ｓ(X)の次数は２ｔ−１
次であるから、deg（ｒ₀(X)）＜deg（ｒ_-1(X)）であ
る。

【００２８】このｒ_-1(X)、ｒ₀(X)を用いて多項式ｑ
_i(X)を商とする割算を繰り返し行なってゆく。これがユ
ークリッドの互除法と同じ演算であり、次に示すよう
に、

【数８】の条件を満たしたら停止する。この時に、ｒ_j(X)は、割
算の過程で得られたｒ₁(X)、ｒ₂(X)…ｒ_j-1(X)の式に下
から順次代入計算することにより、最初に定義されたｒ
_-1(X)＝Ｘ^2t、ｒ₀(X)＝Ｓ(X)を用いて次式のように表現
することが出来る。

【数９】

【００２９】この時に得られるｒ_j(X)、Ａ(X)が各々ω
(X)、σ(X)になる。

【００３０】この手順をハードウェアで実現するために
は、割算を如何に逐次実行してｑ_j(X)、ｒ_j(X)を求める
かとともに、得られたｒ₁(X)、ｒ₂(X)…ｒ_j-1(X)から、
σ(X)を求めるために逆順代入計算する手順を如何に実
現するかが課題となる。

【００３１】また、ユークリッドの互除法の過程では、
割算の結果、余りの次数が１回の割算で２次以上低下す
る場合がある。ユークリッドの互除法を実現するハード
ウェアの構成は、このような場合にも破綻なく動作する
構成でなくてはならない。

【００３２】実は、この一連の手順は、上述したアルゴ
リズムを、通常のユークリッドの互除アルゴリズムを次
数が１次ずつ減少してゆくように書き直すことにより、
次に示す系統的なアルゴリズムを用いて実現することが
出来る。これは、文献“Howard M. Shao et.al."A VLSI
Design of a Pipeline Reed-Solomon Decoder" IEEETr
ans. on Computers vol.C-34 May 1985”で提示されて
いるアルゴリズムを本出願人が改定したものであり、文
献“7R-C601-020(4788) Reed-Solomon符号を用いた高速
多重誤り訂正回路のハードウェア化 (2)”に示してある
改定版ユークリッドの互除法（２）に若干改良を加えた
ものに相当する。

【００３３】［改定版ユークリッドの互除法（２）］（初期条件）

【数１０】（繰り返し）第ｉステップにおいて

【数１１】［１］ｌ_i-1≧０の場合（ノーマルモード）

【数１２】［２］ｌ_i-1＜０、ａ_i-1≠０の場合（クロスモード）

【数１３】［３］ｌ_i-1＜０、ａ_i-1＝０の場合（シフトモード）

【数１４】

【００３４】（停止条件）２ｔ回、繰り返した時停止す
る。

【数１５】（結果）

【数１６】

【００３５】このように停止条件として、演算ステップ
を必ず２ｔ回行なう場合には、最終的に得られるｄＲ_2t
はω(X)の次数を示すことになる。当然ながら、σ(X)の
次数はｄＲ_2t＋１である。このアルゴリズムに従えば、
２tステップの演算の後にσ(X)、ω(X)を求めることが
できる。

【００３６】文献“7R-C601-020(4788) Reed-Solomon
符号を用いた高速多重誤り訂正回路のハードウェア化
(2)”に書いてあるが、ｄＲ_2tは、最終的にはＲ_2t(X)、
つまりω(X)の次数を表している。また、ノーマルモー
ド及びクロスモードで演算が行なわれる場合には、演算
の途中の過程におけるｄＲ_i、ｄＱ_iはＲ_i(X)、Ｑ_i(X)の
次数を表しているが、Ｒ_i(X)の最上位係数が０になるシ
フトモードの時には、次数を表していないことに注意さ
れたい。これは、ユークリッドの互除法の過程におい
て、１回の割算で余りの次数が２次以上低下する場合で
も、この改訂ユークリッドの互除法（２）のアルゴリズ
ムではｄＲ_iは、１ずつしか値が減らない事に起因す
る。なお、詳細については、文献“7R-C601-020(4788)
Reed-Solomon符号を用いた高速多重誤り訂正回路のハー
ドウェア化 (2)”に詳細な実例を示してあるので参照の
こと。

【００３７】《従来のユークリッドの互除アルゴリズム
のハードウェア化》ユークリッドの互除法のアルゴリズ
ムをシストリックアレイアーキテクチャを用いてハード
ウェアで実現する例が文献“Howard M. Shao et.al."A
VLSI Design of aPipeline Reed-Solomon Decoder" IEE
E Trans. on Computers vol.C-34May 1985”により示さ
れている（構成方法Ａ）。

【００３８】しかし、このハードウェアは、ユークリッ
ドの互除法における割算の途中で余りの次数が一度に２
次以上低下する場合に対応しておらず、ユークリッドの
互除アルゴリズムを完全には実現していない。

【００３９】また、構成方法Ａでは各ユニットに２つの
有限体乗算器が必要になり高速実時間処理が必要なシス
テムを構成する場合、回路規模が大きくなるという欠点
がある。

【００４０】この改良方法として、上で説明した構成方
法Ｂを筆者が提案した。この方法では構成方法Ａで示さ
れている互除ユニット中の２つの有限体乗算器を１つの
有限体乗算器と１つの有限体割算器とに置き換える。次
に、縦続接続されている複数の互除ユニット中の有限体
割算器を１つの有限体割算器で共有することにより回路
規模の削減を実現している。

【００４１】さらに、構成方法Ｂでは、図１６に示すよ
うな基本的な演算ユニット（互除ユニットと呼ぶ。）１
０１を使用する。この互除ユニット１０１は、上で述べ
た改定ユークリッドの互除法（２）の１ステップを実行
する。ユークリッドの互除法の各ステップの入力である
Ｒ_i-1(X)、Ｑ_i-1(X)、λ_i-1(X)、μ_i-1(X)、の４つの多
項式はｄＱ_i-1次の係数から順に入力する。ＳＦは、最
初の係数を示すフラグである。同時にｄＲ_i-1、ｄＱ_i-1
を入力する。

【００４２】互除ユニット１０１の点線部はデータの経
路切替器である。演算が、クロスモードの時にデータが
クロスするように選択され、それ以外の場合はクロスせ
ずに選択される。つまり、ｄＲ_i-1次の係数が入力した
時（つまり、ＳＦフラグが入力した時）にＲ_i-1(X)のｄ
Ｒ_i-1次の係数ａ_i-1が０であるか否かを判断し、ａ_i-1
≠０、ｄＲ_i-1＜ｄＱ_i-1の場合のみクロスすることにな
る。

【００４３】その結果、クロスの場合ａ_i-1／ｂ_i-1が、
それ以外の場合にはｂ_i-1／ａ_i-1がレジスタ１０２に保
持され、多項式の全ての係数に対して演算が行なわれ
る。その結果、入力データがこの互除ユニットを１回通
過する毎に改訂ユークリッドの互除法（２）の１ステッ
プが演算されて行くことになる。したがって、図１７の
ように、この互除ユニット１０１を２ｔ個縦続接続して
並べて、入力として

【数１７】を入れると、２ｔ番目の互除ユニット１０１の出力とし
てσ(X)、ω(X)が得られることになる。

【００４４】文献“7R-C601-020(4788) Reed-Solomon
符号を用いた高速多重誤り訂正回路のハードウェア化
(2)”に示す例題を用いて動作例を図１８〜図２１に示
す。この例では、図１８、図２０がクロスモード、図１
９、図２１がノーマルモードで演算されている。図２１
のように４回、互除ユニット１０１を通過した結果とし
てσ(X)、ω(X)が求められていることが判る。

【００４５】アルゴリズムから明らかであるが、σ
(X)、ω(X)の２つの多項式は、実際に起きている誤り数
がｔ未満の場合には２ｔステップの演算の後には、見か
け上、２ｔ次の多項式であるかのように上位にシフトさ
れて出力される。したがって、ｄＲ_2tの値を見て次数を
合わせるか、または改訂ユークリッドの互除法（２）に
おいて停止条件をｄＲ_i＜ｔと変更すれば良い。なお、
この図はあくまで原理的な図であり素子の遅延時間等を
考慮していない。詳細のインプリメンテーションについ
ては文献“7R-C601-021(4817) Reed-Solomon 符号を用
いた高速多重誤り訂正回路のハードウェア化 (3)”を参
照のこと。

【００４６】さらに、構成方法Ｂでは、各互除ユニット
１０１の有限体割算器１０３が同時に動作する必要がな
いことに着目して、図２２に示す如く前記各互除ユニッ
ト１０１から有限体割算器１０３を除いた互除ユニット
１０１ａを縦続接続し、かつ各互除ユニット１０１ａの
Ｒ_i-1（Ｘ）、Ｑ_i-1（Ｘ）を取り出してこれを切替スイ
ッチ１０５によって順次、選択して有限体割算器１０６
で割算した後、対応する互除ユニット１０１ａに戻すよ
うにして、１つの有限体割算器１０６を時分割で共有
し、全体のゲート規模を削減するようにした。

【００４７】しかし一方では、この構成では、複数の互
除ユニット１０１ａから有限体割算器１０６を共有する
ために必要な制御回路が複雑になり動作速度が向上しな
い欠点がある。

【００４８】また、有限体割算器１０６を共有しても、
多項式の次数とＲ_i-1(X)のｄＲ_i-1次の係数の０検出を
行なって動作を判定する回路やデータ切替器等の制御回
路が各互除ユニット１０１ａに独立に必要なため、回路
規模がやや増大するという欠点がある。

【００４９】加えて、この方法を用いる場合にはシンド
ローム多項式Ｓ(X)の係数であるシンドロームＳ_2t、Ｓ
_2t-1…Ｓ₁が上位の係数から順に入力する必要がある。
ところが、シンドロームはＳ_2t、Ｓ_2t-1…Ｓ₁が同時に
求められるため、この同時に求められたシンドロームを
上位の係数から順に入力するように変換する回路が別途
必要になる。

【００５０】そこで、これらの問題点を解決するため
に、文献“Howard M. Shaoet.al."AVLSI Design of a P
ipeline Reed-Solomon Decoder" IEEE Trans. on Compu
tersvol.C-34 May 1985”で新しい構成方法（以下、構
成方法Ｃと呼ぶ。）を提案した。

【００５１】この構成方法Ｃは、従来の手法と異なり、
割算をすべきデータが常に同じ場所から取り出せるた
め、有限体割算器１０６を共有するための回路やその制
御回路が不要になる。更に、多項式の次数から動作を判
定する回路や制御回路がただ１つで実現されるため規模
が削減される。

【００５２】提案する構成方法Ｃを図２３に示す。図２
３のように構成は１つのブロック（Ａ）１１１と、複数
のブロック（Ｂ）１１２と、接続切替判定ブロック１１
３に分けることが出来る。ブロック（Ａ）１１１は誤り
訂正数ｔに拘らず１つのユニットがあれば良い。一方の
ブロック（Ｂ）１１２は、ｔシンボル誤り訂正システム
の場合２ｔ−１個のブロックが必要である。

【００５３】そして、これらブロック（Ａ）１１１、各
ブロック（Ｂ）１１２に設けられている各レジスタ群は
縦方向に分割され、各々左側から順にＲ_i(X)、Ｑ_i(X)、
λ_i(X)、μ_i(X)の係数を格納するためのレジスタ群とな
る。これらのレジスタ群には、ｄＲ_i、ｄＱ_iで示される
次数にしたがって上位から順に係数が格納される。

【００５４】これらの初期設定値として、レジスタＲＲ
_2t-1…ＲＲ₀に順にＲ₀(X)＝Ｓ(X)の係数が代入される。
以下、同様に、ＲＱ_2t-1…ＲＱ₀に順に、Ｑ₀(X)＝Ｘ^2t
の上位の係数から順に代入される。また、レジスタＲλ
_2t…Ｒλ₀は全て０、レジスタＲμ_2t-1…Ｒμ₀は最下位
Ｒμ₀が１で残りは全て０とする。

【００５５】ブロック（Ｂ）１１２の最後のブロックの
下位ブロックから入力端子には常に０を入力する。

【００５６】ブロック（Ａ）１１１のＲ_i(X)のｄＲ_i次
の係数用のレジスタＲＲ_2t-1に格納されている係数は接
続切替ブロック１１３に設けられている０検出回路１１
５で０検出が行われる。

【００５７】また、接続切替ブロック１１３のレジスタ
ＤＲ、ＤＱは各々ｄＲ_i、ｄＱ_iが格納される。初期値は
各々、２ｔ−１、２ｔである。

【００５８】なお、初期値を設定する回路は構成図の他
に別途必要である。しかし、これは本質的なものではな
く、簡単な回路であるので、ここでは省略する。

【００５９】次に、図２３を参照しながらこの回路の動
作を説明する。まず、初期値が設定されたレジスタＤ
Ｒ、ＤＱの値は比較回路１１６で比較され、ＤＲ＜ＤＱ
で、かつ０検出回路１１５からレジスタＲＲ_2t-1≠０の
状態が知らされた場合に点線で示した切替器をクロス側
に切替える。その他の場合にはクロスしない。この切替
えは構成図全体の切替器、全てを同時に行なえば良い。

【００６０】そして、ブロック（Ａ）１１１では、切替
器が切替えられた後に、Ｒ_i-1(X)のｄＲ_i-1次の係数と
Ｑ_i-1(X)のｄＱ_i-1次の係数が切換器を通って有限体割
算器１１７に入力される。有限体割算器１１７では、図
中のＥ、Ｆの入力に対してＥ／Ｆの割算を行い、その結
果Ｓを出力する。

【００６１】この有限体割算器１１７の結果Ｓを用いて
ブロック（Ａ）１１１、各ブロック（Ｂ）１１２の乗算
器１１９、１２０、加算器１２１、１２２により、演算
が行なわれる。この手順によると、多項式Ｒ_i(X)は、ｄ
Ｒ_i次の係数から０次の係数がレジスタＲＲ_2t-1からレ
ジスタＲＲ₀まで上位の係数から順に格納される。ま
た、多項式Ｑ_i(X)も同様に、ｄＱ_i次の係数から０次の
係数がレジスタＲＱ_2tからレジスタＲＱ₀まで順に格納
される。λ_i(X)、μ_i(X)の各多項式についても同様に各
係数がレジスタＲλ_2tからレジスタＲλ₀まで、またレ
ジスタＲμ_2t-1からレジスタＲＲμ₀まで上位の係数か
ら順に格納される。

【００６２】以上述べた手順により、改訂ユークリッド
の互除法（２）の１ステップの演算が行われる。したが
って、この手順を２ｔ回繰り返すことにより構成方法Ｂ
と同様にσ(X)、ω(X)が求められる。

【００６３】実際の動作例を図２４〜図２８に示す。図
２４に示すレジスタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ₀、Ｒ
Ｑ_2t〜ＲＱ₀、Ｒλ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀は全
て初期設定が行われている。図２４では、ｄＲ₀＝３、
ｄＱ₀＝４、Ｒ₀(X)のｄＲ₀次の係数がα⁸とクロスする
条件が満たされているので、全ての切替器はクロス側に
切替えられている。有限体割算器１１７では、１／α⁸
なる演算が行われ割算結果のα⁷がブロック（Ａ）１１
１、各ブロック（Ｂ）１１２の乗算器１１９、１２０に
入力される。

【００６４】そして、これらブロック（Ａ）１１１、各
ブロック（Ｂ）１１２で行われた演算結果は次のステッ
プで上位側のレジスタに格納され、図２５のような結果
となる。この結果は図１８に示す先に説明した構成方法
Ｂによる結果と一致している。

【００６５】結局、図２４以下、第１、３ステップがク
ロスモード、第２、４ステップがノーマルモードで演算
が行われ、最終的に図２８においてσ(X)、ω(X)が得ら
る。

【００６６】以上説明したように、この構成方法Ｃにお
いては、先に説明した構成方法Ｂと本質的な考え方が異
なっている。つまり、構成方法Ｂは、互除ユニット１０
１を各多項式の係数が上位から順にシリアルに入力し演
算されているのに対し、構成方法Ｃでは、全ての係数が
レジスタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ₀、ＲＱ_2t〜Ｒ
Ｑ₀、Ｒλ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀に格納され
る。この結果、改定ユークリッドの互除法（２）の１ス
テップの演算に対して、構成方法Ｂでは、多項式の全て
の係数が１つの互除ユニット１０１でシリアルに演算さ
れるのに対して、本方法では、全ての演算ユニット（ブ
ロック（Ａ）１１１、各ブロック（Ｂ）１１２）におい
て、各々１つずつの係数に対しての演算が行なわれる。
したがって、演算量自体は変化していないが構成方法が
大幅に簡単化される。

【００６７】また、図２３の構成図で説明したようにこ
の構成方法Ｃによれば、ブロック（Ａ）１１１のレジス
タＲＲ_2t-1、ＲＱ_2t-1には、有限体割算器１１７の入力
となるＲ_i(X)のｄＲ_i次の係数とＱ_i(X)のｄＱ_i次の係数
が格納される。したがって、有限体割算器１１７の入力
は、常にブロック（Ａ）１１１のＲ_i(X)及びＱ_i(X)用の
切替器の直後から入力されることになる。このように本
構成法では、有限体割算器１１７に対して常に同じ場所
からデータを入力することが可能になるため、有限体割
算器１１７を共有するための付加回路が不要になり、構
成全体の規模低減が可能になる。

【００６８】また、構成方法Ｂでは、ｄＲ_i、ｄＱ_iの大
小判定とＲ_i(X)のｄＲ_i次の係数の０検出を行って各切
替器の制御を行なう回路を各互除ユニット１０１に各々
独立に持つ必要があったが、構成方法Ｃによれば、接続
切替判定ブロック１０３だけでこの処理を行なう。この
ため規模低減が可能になる。

【００６９】さらに、構成方法Ｂでは、訂正可能なシン
ボル数がｔの場合に各互除ユニット１０１に２個ずつ、
合計４ｔ個の乗算器が必要であったが、本構成法では、
４ｔ−１個に削減されている。

【００７０】さらに、初期設定において構成方法Ｂで
は、入力信号Ｒ₀(X)、即ちシンドローム多項式の係数Ｓ
₁、Ｓ₂…Ｓ_2tを上位係数から順にシリアル入力する必要
があるのに対して、この構成方法Ｃでは、２ｔ個のシン
ドローム多項式の係数を同時に入力して初期化すること
が出来る。

【００７１】また、シンドロームは行列計算の結果とし
て得られるため、本質的に同時に求めることができる。
したがって、構成方法Ｂでは、同時に求められたシンド
ロームをシリアル化して入力する必要があるのに対し
て、本構成法を用いれば、同時に求められたシンドロー
ム多項式の係数をそのまま直接入力することができるの
でシリアル化する回路が不要になる。それと同時にシリ
アル化することにより結果が得られるまでの時間（スル
ープットタイム）が増加するのを回避することができ
る。

【００７２】また、この構成方法Ｃにおいて各々のレジ
スタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ₀、ＲＱ_2t〜ＲＱ₀、Ｒ
λ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀を初期化するには様々
な方法がある。各レジスタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ
₀、ＲＱ_2t〜ＲＱ₀、Ｒλ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀
の入力側にセレクタを設けて実現すれば、全てのレジス
タを同時に初期化することが可能である。一方、各々の
多項式の最下位のレジスタの入力として各々の多項式の
初期値をシリアルに入力することにより順次初期化する
ことも可能である。

【００７３】今、改訂ユークリッドの互除法（２）にお
ける１ステップの演算において、１個の演算ユニットが
ただ１回の演算を行なう場合について考えてみる。つま
り、時分割多重等の多重化を行なって１個の演算ユニッ
トで２回以上の演算を行なわせる場合を除いて本質的に
必要な演算ユニットの数を考える。

【００７４】今まで述べた構成方法Ａ、Ｂ、Ｃでは、必
要な乗算ユニットの数は、各々、８ｔ、４ｔ、４ｔ−１
個である。ここでｔは訂正可能なシンボル数である。構
成方法Ｂ、Ｃが構成方法Ａに比べて演算ユニットの数が
約半分で済んでいる。これは乗算器２つを用いる代わり
に有限体割算器１個と乗算器１個とを使用した構成に改
め、各演算ユニットで必要な有限体割算器を共有してた
だ１つ使用することにより、各演算ユニットに必要な乗
算器を１つに減らしているためである。

【００７５】それでは、改訂ユークリッドの互除法
（２）のアルゴリズム自体で本来必要な演算（乗算）回
数について、文献“7R-C601-020(4788) Reed-Solomon符
号を用いた高速多重誤り訂正回路のハードウェア化
(2)”に示してある例題を用いて考えてみる。

【００７６】この例は、規約多項式ｇ(X)＝Ｘ⁴＋Ｘ＋1
を用いて定義される有限体ＧＦ(２⁴)を用いてｔ＝２シ
ンボル誤り訂正を行なったものである。今、シンドロー
ム多項式Ｓ(X)が、

【数１８】と求められている。このシンドローム多項式Ｓ(X)から
改訂ユークリッドの互除法（２）を用いて誤り位置多項
式σ(X)を導出すると、次のようになる。

【００７７】［初期設定］

【数１９】

【００７８】［ステップ１］

【数２０】したがって、この場合には、

【数２１】

【００７９】［ステップ２］

【数２２】

【００８０】したがって、この場合には、

【数２３】［ステップ３］

【数２４】

【００８１】したがって、この場合には、

【数２５】

【００８２】［ステップ４］

【数２６】

【００８３】したがって、この場合には、

【数２７】

【００８４】そして、これらの各ステップにおける演算
は、構成方法Ｂでは、図１８〜図２１、構成方法Ｃで
は、図２４〜図２８に各々、示すように行なわれる。

【００８５】ここで、乗算の演算が必要なのは、Ｒ
_i(X)、λ_i(X)を求める演算である。各ステップの乗算回
数に着目すると、ステップ１では、Ｒ₁(X)を求める演算
として、

【数２８】なる演算が行なわれる。実際に乗算が行なわれるのはＲ
₀(X)の係数と割算結果のα⁷との乗算である。Ｒ₀(X)は
３次の多項式であるから４個の係数があるが、最高次の
係数は割算に使用されているため、改めて演算する必要
がない。結局、

【数２９】の３つの演算が行なわれていることになる。一方のλ
₀(X)側の演算では、

【数３０】が行なわれる。λ₀(X)は、０次の多項式であるから演算
される係数はただ１つで、

【数３１】の演算が行なわれる。したがって、ステップ１では、全
部で４回の演算が行なわれていることが判る。

【００８６】次に、ステップ２について同様に演算回数
を見ると、Ｒ₂(X)の演算では、割算の結果α⁹を用い
て、

【数３２】の３つの乗算の演算が行なわれている。これに対してλ
₂(X)の演算では、

【数３３】の１回の演算のみであり、やはり合計４回の演算が行な
われている。

【００８７】同様に、第３ステップでは、Ｒ₃(X)の演算
で、

【数３４】の２回の乗算が行なわれている。これに対して、λ₃(X)
側の演算ユニットでは、

【数３５】の２回の演算が行なわれ、合計で４回の演算が行なわれ
ている。

【００８８】そして、最後の第４ステップでは、Ｒ₄(X)
の演算で、

【数３６】の２回の演算が行なわれるのに対し、λ₄(X)側の演算ユ
ニットでは、

【数３７】の２回の演算が行なわれ、合計４回の演算が行なわれて
いることになる。

【００８９】以上の事から判るように、実際に必要な演
算数の各ステップにおける総和は、常に４になってい
る。

【００９０】これは、ユークリッドの互除法が進むにつ
れて、Ｒ_i(X)、Ｑ_i(X)の次数が減少して行くのに対し
て、λ_i(X)、μ_i(X)の次数が増加して行くために当然の
結果として起きる。

【００９１】一般に、改訂ユークリッドの互除法（２）
における第ｉステップにおいてＲ_i(X)を演算する時に
は、クロスモードの場合Ｒ_i-1(X)、ノーマルモードの場
合Ｑ_i- ₁(X)の最上位係数を除く係数に対して乗算が必要
になる。

【００９２】そして、演算が行なわれる時には、ｄＲ
_i-1、ｄＱ_i-1はＲ_i-1(X)、Ｑ_i-1(X)の次数を表してい
る。ｄＲ_i-1＜ｄＱ_i-1の時クロスモードで演算され、ｄ
Ｒ_i-1≧ｄＱ_i-1の時ノーマルモードで演算される訳であ
るからＲ_i(X)の演算で乗算が必要な多項式の次数は、ｄ
Ｒ_i-1、ｄＱ_i-1の小さい方、即ち、min（ｄＲ_i-1、ｄＱ
_i-1）になることが判る。このとき、多項式自体の係数
の個数は、次数より１多いが、最上位係数は割算に使用
されるため演算の必要が無い。結局、Ｒ_i(X)を求めるた
めの演算では、min（ｄＲ_i-1、ｄＱ_i-1）回の演算が必
要になる。

【００９３】これに対してλ_i(X)の演算は、λ_i-1(X)、
μ_i-1(X)により行なわれる。λ_i(X)を計算するのに必要
な演算は、クロスモードの場合λ_i-1(X)、ノーマルモー
ドの場合μ_i-1(X)の全ての係数に対して乗算が必要にな
る。

【００９４】シフトモード以外で実際に演算が行われる
ノーマルモードとクロスモードの場合、第ｉステップの
演算においてλ_i(X)、μ_i(X)の次数をｄλ_i、ｄμ_iとす
ると、

【数３８】が成り立っているとき、常にクロスモードで演算が行な
われて、Ｒ_i(X)の演算にｄＲ_i-1次の多項式Ｒ_i-1(X)の
最上位（ｄＲ_i-1次）の係数以外の係数に対して乗算が
行なわれる。したがって、ｄＲ_i-1回の乗算が必要であ
る。一方、λ_i(X)の演算に対しては、λ_i-1(X)のｄλ
_i-1＋１個の全ての係数に対して乗算が必要である。

【００９５】したがって、クロスモードの場合の全乗算
回数Ｎ_crossは、

【数３９】となる。この結果、クロスモードの場合の全乗算回数Ｎ
_crossは、２ｔ以下になる。

【００９６】一方、ｄＲ_i-1≧ｄＱ_i-1の場合のノーマル
モードで演算が行なわれる場合には、Ｒ_i(X)の演算にｄ
Ｑ_i-1次の多項式Ｑ_i-1(X)の最上位（ｄＱ_i-1次）の係数
以外の係数に対して乗算が必要でｄＱ_i-1回の乗算が必
要である。同様に、λ_i(X)の演算に対しては、μ_i-1(X)
のｄμ_i-1＋１個の全ての係数に対して乗算が必要であ
る。

【００９７】したがって、クロスモードの場合の全乗算
回数Ｎ_normalは、

【数４０】となる。このように、ノーマルモードの場合の全乗算回
数Ｎ_normalも、２ｔ以下になる。

【００９８】以上述べたように、アルゴリズム自体で必
要な各ステップにおける全乗算回数は常に２ｔを以下で
ある。したがって、本来必要な演算ユニット数は僅かに
２ｔ個であることになる。

【００９９】したがって、先に示した例題の場合には、
演算ユニットの数は本来４個で済むはずである。しか
し、現実の実現した構成方法を見てみると、構成方法
Ａ、Ｂ、Ｃ共に２ｔに比べ、倍以上の演算ユニットを必
要としており、極めて無駄な回路構成であると断言でき
る。

【０１００】次に、演算を行なうために保持しておく必
要のある係数の個数を考察してみる。ｄＲ_i、ｄＱ_i、ｄ
λ_i、ｄμ_iは、実際に演算が行なわれるノーマルモード
およびクロスモードの演算ステップにおいて、Ｒ_i(X)、
Ｑ_i(X)、λ_i(X)、μ_i(X)の次数を表している。これらの
次数には、次の関係が成り立つ。

【数４１】

【０１０２】このように、Ｑ_i(X)とλ_i(X)の次数の総和
は、常に２ｔであり、Ｒ_i(X)とμ_i(X)の次数の総和は、
２ｔ−１以下になる。

【０１０３】したがって、Ｑ_i(X)とλ_i(X)の係数を格納
するために必要なレジスタの数は２ｔ＋２個、Ｒ_i(X)と
μ_i(X)の係数を格納するために必要なレジスタの数は２
ｔ＋１個で良いことになり、合計でも４ｔ＋３個で良い
ことになる。

【０１０４】しかし、構成方法Ｃでは、８ｔ＋１個のレ
ジスタを使用しており極めて無駄な構成になっている。

【０１０５】以上述べたように、構成方法Ａ、Ｂ、Ｃい
ずれも１ステップ当たりの乗算回数、レジスタ数共に、
本来アルゴリズムが必要としている演算量に比べて倍以
上の無駄な回路構成になっている。

【０１０６】既に説明した、例題の演算をもう一度判り
易く説明してみる。構成方法Ｃによる例題では、図２４
〜図２８の中で行なわれている演算は、次の表のように
なる。

【０１０７】［ステップ１］テーブル１−１クロス
モードｄＲ＝３、ｄＱ＝４

【表１】

【０１０８】［ステップ２］テーブル１−２ノーマ
ルモードｄＲ＝３、ｄＱ＝３

【表２】

【０１０９】［ステップ３］テーブル１−３クロス
モードｄＲ＝２、ｄＱ＝３

【表３】

【０１１０】［ステップ４］テーブル１−４ノーマ
ルモードｄＲ＝２、ｄＱ＝２

【表４】

【０１１１】表中で明らかなように、構成方法Ｃでは、
各ステップで乗算は４回ずつしか行なわれておらず、常
に残りの演算ユニットは動作していないことが判る。ま
た、λ_i(X)、μ_i(X)の格納場所は演算が進むにつれ見か
け上で上位にシフトして行くため演算ユニットが使用さ
れる場所が毎ステップ変化している。このため構成方法
Ｃでは演算ユニットの数を削減できないことが判る。

【０１１２】そこで、本出願人は、ユークリッドの互除
法における１ステップ当たり最小の演算回数２ｔより１
多いだけの２ｔ＋１個の演算ユニット数で、かつ、最小
のレジスタ数４ｔ＋３個のレジスタ数でアルゴリズムを
実現する構成方法Ｄを提案した。

【０１１３】この構成方法Ｄにより、従来提案されてい
る構成方法Ａ、Ｂ、Ｃより遥かに少ない演算ユニット数
によりユークリッドの互除アルゴリズムが実現できる事
になるため、極めて画期的なものであると言える。

【０１１４】提案する構成方法Ｄの概念的な構成図を図
２９に示す。図２９に示すようにこの構成方法による回
路はＤＩＶブロック１３１と、ＭＬＴブロック１３２と
の２つの部分から成っている。

【０１１５】ＤＩＶブロック１３１は有限体割算器１４
６を持ち、構成図中ただ１つ存在する最上位係数の割算
ユニット１３３と、ｄＲ_i、ｄＱ_iの大小関係と、Ｒ_i(X)
のｄＲ_i次の係数の０検出とを行ないＤＩＶブロック１
３１およびＭＬＴブロック１３２の切替器を制御する信
号を発生する制御用ユニット１３４から成る。

【０１１６】また、ＭＬＴブロック１３２は複数の係数
に対する演算に対し演算ユニットを多重化して使用しな
い場合において、ｔシンボル誤り訂正可能なシステムに
するとき、前記ｔに対応した数２ｔ＋１個の演算ユニッ
ト１３５₁〜１３５_2t+1が必要である。

【０１１７】各演算ユニット１３５₁〜１３５_2t+1は、
図３０に示す如く３つの切換器１３６〜１３８と、１つ
の乗算器１３９と、１つの加算器１４０とによって構成
され、定められた有限体の演算を行う。

【０１１８】また、図２９に示す各レジスタ１４１₀〜
１４１_2t、１４２₀〜１４２_2t+1のうち、図中の左側に
あるレジスタ１４１₀〜１４１_2tをＡ側のレジスタと呼
び、右側のレジスタ１４２₀〜１４２_2t+1をＢ側のレジ
スタと呼ぶことにする。ＤＩＶブロック１３１、ＭＬＴ
ブロック１３２を合わせるとＡ側のレジスタ１４１₀〜
１４１_2tは、全部で２ｔ＋１個、Ｂ側のレジスタ１４２
₀〜１４２_2t+1は全部で２ｔ＋２個の合計４ｔ＋３個に
削減されている。同時に演算ユニット１３５₁〜１３５
_2t+ ₁の数が２ｔ＋１個まで削減されている。

【０１１９】ＤＩＶブロック１３１におけるＤＲ用のレ
ジスタ１４３と、ＤＱ用のレジスタ１４４は、Ａ₀用の
レジスタ１４１₀、Ｂ₀用のレジスタ１４２₀に格納され
ている係数の次数を表しており、クロスモード、ノーマ
ルモード（後述）の実際に演算が行われる時には、Ｒ
_i(X)、Ｑ_i(X)の次数を表すことになる。

【０１２０】また、ＤＩＶブロック１３１の制御用ユニ
ット１３４に設けられている動作モード判断制御回路１
４５では、レジスタ１４３、１４４に格納されてるＤ
Ｒ、ＤＱの比較結果と、レジスタ１４１₀から出力され
るＡ₀の０検出結果から動作モードが判定され、その結
果とＤＲの値からＭＬＴブロック１３２の各演算ユニッ
ト１３５₁〜１３５_2t+1が独立して制御される。なお、
ＭＬＴブロック１３２における最後の演算ユニット１３
５_2t+1の入力側には、Ａ側のレジスタが不要になるが、
図２９に示す回路は概念的な回路であるため、ＭＬＴブ
ロック１３２の最後の演算ユニット１３５_2t+1も他の演
算ユニット１３５₁〜１３５_2tの入力側に設けられるＡ
側のレジスタを削除した構成として描いている。しか
し、最後の演算ユニット１３５_2t+1はＡ側の入力が常に
０であることから実際には更に回路が簡略化できる。

【０１２１】次に、演算を行なう各多項式の係数の格納
方法について説明する。まず、本構成方法では、Ｑ_i(X)
と、λ_i(X)の係数の格納場所と、Ｒ_i(X)とμ_i(X)の係数
の格納場所を各々共用する。

【０１２２】ユークリッドの互除法の各ステップにおけ
る演算においては、

【数４２】なる関係が成立している。これは、Ｑ_i(X)とλ_i(X)の次
数の和が常に２ｔであることを示している。したがっ
て、Ｑ_i(X)の次数が減少するにつれてλ_i(X)の次数が増
大したとしても、各々の多項式の係数を格納すべきレジ
スタの数の和が常に２ｔ＋２であることを示しているこ
とになる。同様に、Ｒ_i(X)とμ_i(X)の次数の和も２ｔ−
１以下であるため、係数を格納すべきレジスタ数の和
は、最大でも２ｔ＋１で良いことを示している。

【０１２３】また、図２９におけるレジスタ１４１₀〜
１４１_2tがＲ_i(X)とμ_i(X)の係数用のレジスタである。

【０１２４】各演算ステップにおいて、ｄＲ_i次の多
項式Ｒ_i(X)の各係数は、最上位（ｄＲ_i次）係数から順
に、Ａ側の各レジスタ１４１₀〜１４１_2tに順に格納さ
れる。

【０１２５】Ｒ_i(X)の０次係数に引き続いてμ_i(X)の係
数が最下位（０次）の係数から順に格納される。したが
って、Ａ側のレジスタ１４１₀〜１４１_2tでは、上のレ
ジスタレジスタ１４１₀から順にＲ_i(X)の上位係数から
格納され、続いてμ_i(X)の下位係数から順に格納され
る。

【０１２６】一方、図２９におけるレジスタ１４２₀〜
１４２_2t+1がＱ_i(X)とλ_i(X)の係数用のレジスタであ
る。

【０１２７】各演算ステップにおいて、ｄＱ_i次の多項
式Ｑ_i(X)の各係数が各レジスタ１４２₀〜１４２_2t+1に
最上位（ｄＱ_i次）係数から順に格納される。そして、
Ｑ_i(X)の０次係数に引き続いてλ_i(X)の係数が最下位
（０次）の係数から順に格納される。

【０１２８】この場合、ｄＱ_i＋ｄλ_i＝２ｔで常に次数
の和が一定であるから、Ｂ側のレジスタ１４２₀〜１４
２_2t+1では、上のレジスタ１４２₀から順にＱ_i(X)の係
数が格納され、下から順にλ_i(X)の係数が格納されるこ
とになる。

【０１２９】以上述べたように係数格納用のレジスタ１
４１₀〜１４１_2t、１４２₀〜１４２_2t+1を共用すれば、
全体で４ｔ＋３個のレジスタ数で構成可能になる。

【０１３０】そして、初期設定では、Ｒ₀(X)、Ｑ₀(X)、
λ₀(X)、μ₀(X)の次数であるｄＲ₀、ｄＱ₀、ｄλ₀、ｄ
μ₀の初期値は、各々、２ｔ−１、２ｔ、０、−１と考
える。μ₀(X)の次数ｄμ₀の初期値を−１とするのはア
ルゴリズムの便宜上の都合である。

【０１３１】したがって、Ｒ₀(X)＝Ｓ(X)の２ｔ個の係
数（シンドローム）は、レジスタ１４１₀〜１４１_2t-1
に格納され、μ₀(X)の次数が便宜的に−１になっている
ので、μ₀(X)の係数の個数が０、つまり対応するレジス
タが無いということになり、レジスタ１４１_2tには０を
設定する。

【０１３２】また、レジスタ１４２₀〜１４２_2tの初期
値は、Ｑ₀(X)＝Ｘ_2tであるからレジスタ１４２₀に１、
レジスタ１４２₁〜１４２_2tに０を格納する。また、λ₀
(X)＝１であるから、レジスタ１４２_2t+1に１を格納す
る。

【０１３３】また、ＤＲ、ＤＱを格納する各レジスタ１
４３、１４４に各々２ｔ−１、２ｔを格納する。なお、
初期値を設定する回路は構成図の他に別途必要である。
しかし、これは本質的なものではなく簡単な回路である
のでここでは省略する。

【０１３４】次に、図２９を参照しながらこの構成方法
の動作を説明する。まず、初期値が設定された後に、ユ
ークリッドの互除法が１クロックに１ステップずつ順に
行なわれて行く。各レジスタ１４１₀、１４１₁、１４１
₂…１４２₀…１４２_2t+1は各クロックサイクルで演算結
果の値を保持することになる。

【０１３５】今、第ｉステップの演算を考えてみる。ま
ず、各レジスタ１４３、１４４に格納されているＤＲ
_i-1、ＤＱ_i-1の値は動作モード判断制御回路１４５で比
較され、ＤＲ_i-1＜ＤＱ_i-1で、かつ、０検出回路１４７
からＲ_i-1(X)の最上位係数が格納されているレジスタ１
４１₀が０の状態が知らされた場合にはクロスモード、
その他の場合にはノーマルモードであることを認識す
る。

【０１３６】そして、モードが決定すると、ＤＩＶブロ
ック１３１にある２つの切換器１４８、１４９が動作モ
ードに応じてクロスまたはノーマルに切り替わる。レジ
スタ１４１₀の値、即ち、Ｒ_i-1(X)の最上位（ｄＲ
_i-1次）の係数とレジスタ１４２₀の値、即ち、Ｑ_i-1(X)
の最上位（ｄＱ_i-1次）の係数が切換器１４８を通って
有限体割算器１４６に入力される。有限体割算器１４６
では、図中のＦ、Ｇの入力に対してＦ／Ｇの割算を行
い、その結果Ｓを出力する。

【０１３７】一方、ＭＬＴブロック１３２の各演算ユニ
ット１３５₁〜１３５_2t+1ではＤＩＶブロック１３１で
判定された動作モードに応じて演算が行なわれる。演算
する係数の格納されているレジスタ１４１₁〜１４
１_2t、１４２₁〜１４２_2t+1のレジスタ番号（添字）が
ｊのレジスタに対して、番号ｊの演算ユニットが次の表
に従って演算を行なう。

【０１３８】テーブル２−１クロスモードの演算表

【表５】

【０１３９】テーブル２−２ノーマルモードの演算表

【表６】

【０１４０】テーブル２−３シフトモードの演算表

【表７】

【０１４１】そして、演算されたＡ'、Ｂ'は、各々、次
のレジスタに格納され、改訂ユークリッドの互除法にお
ける１ステップの演算が終了する。この演算手順を２ｔ
回繰り返すことにより、誤り位置多項式σ(X)、誤り評
価多項式ω(X)を求めることができる。

【０１４２】また、通常、改訂ユークリッドの互除法に
よるアルゴリズムでは、Ｒ_i-1(X)とＱ_i-1(X)の多項式の
組に行なった演算と全く同一の演算をλ_i-1(X)とμ
_i-1(X)の多項式の組に行なう。この構成方法Ｄでは、Ｒ
_i-1(X)、Ｑ_i-1(X)の多項式の組がＡ側のレジスタ１４１
₀〜１４１_2tとＢ側のレジスタ１４２₀〜１４２_2t+1に各
々格納されているのに対して、λ_i-1(X)とμ_i-1(X)の多
項式は逆転して格納されている。

【０１４３】このため、Ｒ_i-1(X)とλ_i-1(X)に対して同
一の演算を行なうためには、逆転して格納されているλ
_i-1(X)の係数を元に戻して演算を行ない結果を再び反転
して格納すれば良いことになる。

【０１４４】したがって、Ｒ_i-1(X)とＱ_i-1(X)との演算
は、クロスモード、ノーマルモードいずれも次数の少な
い方の係数の数だけ演算を行なえば良い。さらに、Ｒ
_i-1(X)とＱ_i-1(X)の係数が隣合っていないレジスタでは
演算の必要がない。λ_i-1(X)とμ_i-1(X)についても同様
である。

【０１４５】例えば、クロスモードの場合には、ｄＲ
_i-1＜ｄＱ_i-1であるから、レジスタ番号ｊが０＜ｊ≦ｄ
Ｒ_i-1の場合にのみ、Ｒ_i-1(X)とＱ_i-1(X)との演算が行
なわれる。

【０１４６】また、ｄＲ_i-1＜ｊ≦ｄＱ_i-1の場合には、
Ａ側のレジスタ１４１₀〜１４１_2tにはＲ_i-1(X)の係数
が格納されているが、Ｂ側のレジスタ１４２₀〜１４２
_2t+1にはλ_i-1(X)の係数が格納されている。この場合に
は、レジスタに格納されている係数に対して演算を行な
う必要が無く、格納されている係数を入れ換えれるだけ
で良いことになる。

【０１４７】さらに、各レジスタ１４１₀〜１４１_2t、
１４２₀〜１４２_2t+1のうち、ｄＱ_i- ₁＜ｊのレジスタで
はＡ側にμ_i-1(X)、Ｂ側にはλ_i-1(X)が格納されてい
る。そこで、Ａ側のレジスタと、Ｂ側のレジスタの値を
反転してｄＲ_i-1(X)とｄＱ_i-1(X)と同一の演算を行ない
結果を再び反転して格納すれば良いことになる。

【０１４８】以上のことから１ステップあたりの演算回
数が常に２ｔ回になり、この構成方法Ｄで示す２ｔ＋１
個の演算ユニットで実現できることになる。

【０１４９】なお、シフトモードは演算を行なう必要が
ないが、このシフトモードをノーマルモードで有限体割
算器１４６からの出力Ｓが０である場合と同一の処理を
行なうことも可能である。

【０１５０】例えば、次の表にしたがって処理すること
も可能である。テーブル３−１クロスモードの演算表

【表８】

【０１５１】テーブル３−２ノーマルモード・シフト
モードの演算表

【表９】

【０１５２】次に、演算ユニット１３５₁〜１３５_2t+1
の具体的な構成であるが、これは既に述べたテーブル３
−１、３−２の演算表に示した６種類の演算が最低限実
行できるならどのような構成でも良い。

【０１５３】例えば、上述したように図３０の構成方法
で実現できる。この構成は３つの切替器１３６〜１３８
と、１つの乗算器１３９と、１つの加算器１４０とで構
成されており、各切替器１３６〜１３８の制御を次表の
ように行なえば、必要な演算を実行できる。なお、この
切替方法以外の制御方法でも同様の演算が実現できる。

【０１５４】テーブル４切替器の制御方法

【表１０】

【０１５５】上の表で、切替器１３７、１３６について
normalと書いてあるのは切替器をＩ−Ｉ'側に切替える
ことを示し、crossと書いてあるのは切替器をＨ−Ｈ'側
に切替えることを示す。また、切替器８についてthroug
hと書いてあるのは、切替器８をＩ側に切替えることを
示し、clearと書いてあるのは、切替器８をＨ側の０が
入力される方に切替えられることを意味する。

【０１５６】この図３０に示す構成方法による演算ユニ
ット１３５₁〜１３５_2t1を図２９の構成に用いた場合の
動作例を図３１〜図３５に示す。ここで上げるのは、既
に述べた規約多項式ｇ(X)＝Ｘ⁴＋Ｘ＋１を用いて定義さ
れる有限体ＧＦ（２⁴）を用いてｔ＝２シンボル誤り訂
正を行なった動作例と同一のものである。なお、図３１
に示すレジスタ１４１₀〜１４１₄、１４２₀〜１４２₅、
１４３、１４４は全て初期設定が行なわれているものと
する。

【０１５７】そして、図３１に示す如く第１ステップで
は、レジスタ１４３に格納されているＤＲの値（ｄ
Ｒ₀）が１３３でレジスタ１４４に格納されているＤＱ
の値（ｄＱ）が４でＤＲ＜ＤＱの条件を満たしており、
また、レジスタ１４１₀に格納されているＲ₀(X)のｄＲ₀
次の係数がα⁸と非零であるため、動作モードがクロス
モードであることが認識される。そこで、有限体割算器
１４６の入力側にある切替器１４８がクロス側に切替え
られて1／α⁸なる演算が行なわれ、割算結果Ｓ＝α⁷が
各演算ユニット１３５₁〜１３５₅に対して出力される。

【０１５８】このように、図３１ではクロスモードの処
理を行なうことになる。

【０１５９】したがって、ＭＬＴブロック１３２の各演
算ユニット１３５₁〜１３５₅においては、先に述べたテ
ーブル２−１のクロスモードの演算表に基づいて演算が
行なわれる。

【０１６０】そして、テーブル２−１によれば、レジス
タ番号ｊのレジスタ１４１_j、１４２_jのデータに対する
演算は、０＜ｊ≦ｄＲ_i-1、ｄＲ_i-1＜ｊ≦ｄＱ_i-1、ｄ
Ｑ_i-1＜ｊの３つの場合に分かれる。

【０１６１】例えば、図３１の第１ステップの演算で
は、ｄＲ₀＝３、ｄＱ₀＝４であるから、レジスタ番号１
〜３に対する演算ユニット１３５₁〜１３５₃はＡ'＝Ａ
×Ｓ＋Ｂ、Ｂ'＝Ａの演算を行なう。このためには、切
替器１３７がcross（クロス）、切替器１３８がthrough
（スルー）、切替器１３６がnormal（ノーマル）とす
る。

【０１６２】また、レジスタ番号４に対する演算ユニッ
ト１３５₄は、Ａ'＝Ｂ、Ｂ'＝Ａの演算が必要であるか
ら、切替器１３７がクロス、切替器１３８がクリア、切
替器１３６がノーマルとする。

【０１６３】また、残りのレジスタ番号５、６に対する
演算ユニット１３５₅、１３５₆は、Ａ'＝Ｂ、Ｂ'＝Ｂ×
Ｓ＋Ａの演算が必要であるから、切替器１３７がノーマ
ル、切替器１３８がスルー、切替器１３６がクロスとな
る。

【０１６４】以上述べた第１ステップにおける各演算ユ
ニット１３５₁〜１３５₅にある切替器１３６〜１３８の
動作は図３１で示したものになる。演算された結果は、
次のクロックサイクルでは図３２に示すように各レジス
タ１４１₀〜１４１₄、１４２₀〜１４２₅に格納される。

【０１６５】従来の構成方法Ｃによる結果を示す図２５
と、この構成方法Ｄによる図３２とを比べてみると、構
成方法Ｃによる図２５ではλ₁(X)、μ₁(X)の係数が各々
Ｒ_i(X)、Ｑ_i(X)の後ろに上位係数から順に格納されてい
るのに対して、この構成方法Ｄによる図３２ではλ
_i(X)、μ_i(X)の格納場所が逆転され、下位係数から順に
格納されている。このため、図３２では本来不要な値で
ある係数の値が０である係数を格納せずに済むため無駄
な演算の必要がなくなり、結果として演算器の数が大幅
に削減されていることが判る。

【０１６６】また、図３２に示す第２ステップの演算で
は、レジスタ１４３に格納されているＤＲの値（ｄ
Ｒ_i）が３でレジスタ１４４に格納されているＤＱの値
（ｄＱ_i）が３でＤＲ≧ＤＱであるため、動作モードが
ノーマルモードの演算を指示していることが認識され
る。そこで、有限体割算器１４６の入力側に設けられて
いる切替器１４８がノーマル側に切替えられてα²／α⁸
なる演算が行なわれ、割算結果Ｓ＝α⁹が各演算ユニッ
ト１３５₁〜１３５₅に対して出力される。

【０１６７】これによって、図３２ではノーマルモード
の処理を行なうことになる。したがって、演算はテーブ
ル２−２のノーマルモードの演算表に基づいて行なわれ
る。

【０１６８】また、図３２に示す第２ステップの演算で
は、レジスタ番号１〜３に対応する演算ユニット１３５
₁〜１３５₃はＡ'＝Ｂ×Ｓ＋Ａ、Ｂ'＝Ｂの演算を行な
う。このためには、切替器１３７がノーマル、切替器１
３８がスルー、切替器１３６がノーマルとする。

【０１６９】また、残りのレジスタ番号４、５のレジス
タ１４１₄、１４２₄、１４２₅に対する演算ユニット１
３５₄、１３５₅は、Ａ'＝Ａ、Ｂ'＝Ａ×Ｓ＋Ｂの演算が
必要であるから、切替器１３７がクロス、切替器１３８
がスルー、切替器１３６がクロスとなる。

【０１７０】以上述べた第２ステップにおける各演算ユ
ニット１３５₁〜１３５₅にある切替器１３６〜１３８の
動作は図３２で示したものになる。演算された結果は、
次のクロックサイクルでは図３３に示すように各レジス
タ１４１₀〜１４１₄、１４２₀〜１４２₅に格納される。

【０１７１】結局、図３１以下、第１、３ステップがク
ロスモード、第２、４ステップがノーマルモードで演算
が行なわれ最終的に図３５においてσ(X)、ω(X)が得ら
れている。ここで、σ(X)の係数が構成方法Ｃによる図
２８で得られている係数と、格納場所と、順序とが共に
逆転して得られていることに注意されたい。

【０１７２】ここで、図３１〜図３５の動作に対応する
演算を次表にまとめておく。［ステップ１］クロスモードｄＲ＝３、ｄＱ＝４

【表１１】［ステップ２］ノーマルモードｄＲ＝３、ｄＱ＝３

【表１２】［ステップ３］クロスモードｄＲ＝２、ｄＱ＝３

【表１３】 [ステップ４］ノーマルモードｄＲ＝２、ｄＱ＝２

【表１４】

【０１７３】以上述べたように、この構成方法Ｄでは、
構成方法Ｃと同じ演算を各ステップで行なっているにも
拘らず、各多項式の係数の格納方法と演算ユニット１３
５₁〜１３５_2t+1の構成方法を工夫したことにより、多
項式の係数を格納するためのレジスタ数と各演算ステッ
プにおける演算回数を半減できていることが判る。

【０１７４】また、本構成方法では、ユークリッドの互
除法の各ステップにおいて原理的に必要な最小の演算回
数（乗算回数）２ｔより１多いだけの２ｔ＋１個の演算
ユニット１３５₁〜１３５_2t+1でアルゴリズムを実現す
ることができる。勿論、これは各演算ユニット１３５₁
〜１３５_2t+1をユークリッドの互除法の１ステップの演
算でただ１回しか使用しない場合である。

【０１７５】また、演算途中に必要な各多項式の係数を
格納するためのレジスタ数が原理的に最小の４ｔ＋３個
で実現できる。これは、本構成法では、先に説明した構
成方法Ｃとは、各多項式の係数の格納方法が全く異なっ
ているためである。

【０１７６】すなわち、構成方法Ｃでは、各多項式の係
数を独立に格納するためのレジスタを必要とした。この
ため各多項式が最大次数になっても格納できる数のレジ
スタ数である８ｔ＋１個のレジスタ数を用意する必要が
ある。更に、このレジスタ数の増大が演算ユニット数の
増加を招いている。

【０１７７】これに対し、この構成方法Ｄでは図２９で
示したように、Ａ側のレジスタ１４１₀〜１４１_2tをＲ_i
(X)とμ_i(X)の係数用のレジスタとしている。各演算ス
テップにおいては、先ず、ｄＲ_i次の多項式Ｒ_i(X)の最
上位（ｄＲ_i次）係数がレジスタ１４１₀に格納され、以
下順に下位の係数が格納される。Ｒ_i(X)の０次の係数に
引き続いてμ_i(X)の係数が最下位（０次）の係数が格納
され、以下順に上位の係数が格納される。したがって、
Ａ側のレジスタ１４１₀〜１４１_2tでは、上のレジスタ
１４１₀から順にＲ_i(X)の上位係数から格納され、続い
てμ_i(X)の下位係数から順に格納される。

【０１７８】また、Ｂ側のレジスタ１４２₀〜１４２
_2t+1も同様にＱ_i(X)とλ_i(X)の係数用のレジスタであ
る。各演算ステップにおいて、ｄＱ_i次の多項式Ｑ_i(X)
の最上位（ｄＱ_i次）係数がレジスタ１４２₀に格納さ
れ、以下順に下位係数が格納される。Ｑ_i(X)の０次係数
に引き続いてλ_i(X)の係数が最下位（０次）の係数が格
納され、以下順に下位係数が格納される。

【０１７９】このとき、各多項式の次数には、次のよう
な関係式が成り立つ。

【数４３】

【０１８０】したがって、ｄＱ_iとｄλ_iの和は常に２ｔ
と一定であるから、Ｂ側のレジスタ１４２₀〜１４２
_2t+1では、２ｔ＋２個のレジスタのみで良く、更に、Ａ
側のレジスタ１４１₀〜１４１_2tはＢ側より１個少ない
２ｔ＋１個のレジスタで良いことになる。

【０１８１】また、図２９に示す構成方法では、ユーク
リッドの互除法における１ステップの演算毎にＲ_i(X)が
上位にシフトする（つまりＸが掛けられる）。

【０１８２】また、この構成方法Ｄのようにλ_i(X)、μ
_i(X)を逆転して格納すると、μ_i(X)とλ_i(X)とは係数が
下位から順に格納されているのでμ_i(X)がλ_i(X)に比べ
て下位にシフトすることになり、λ_i(X)がμ_i(X)に比べ
て上位にシフトしたのと同一の結果が得られる。このと
き、Ｒ_i(X)とλ_i(X)とに演算器を工夫すると、必要な演
算を施すことが出来るように構成されている。

【０１８３】また、各演算ユニット１３５₁〜１３５
_2t+1の構成は、図３０の構成例では構成方法Ｃで必要な
演算ユニットに比べ、切替器１３６、切替器１３８が付
加されており、若干構成が複雑になっている。しかし、
この増加は僅かなものであり、演算ユニット数と係数格
納用レジスタ数が約半減するため圧倒的な回路規模削減
が実現できる。

【０１８４】また、演算ユニット１３５₁〜１３５_t+1自
体の構成は既に述べた表(テーブル２−１、２−２、２
−３）の演算を行なうことが可能であるならば、どのよ
うな構成でも良い。

【０１８５】したがって、図３０の構成方法の他にも同
一の演算を行なう構成は数多く考えられ、図３０の構成
方法に比べて構成を複雑にして高速動作を行う回路構成
も考えられる。

【０１８６】なお、本構成において各レジスタ１４１₀
〜１４１_2t、１４２₀〜１４２_2t+1、１４３、１４４を
初期化するには様々な方法がある。例えば、各レジスタ
１４１₀〜１４１_2t、１４２₀〜１４２_2t+1、１４３、１
４４の入力側にセレクタを設けて、初期値設定時にこれ
らの各セレクタを初期値設定器側に切り替えてこれらの
各初期値設定器に設定されている値（初期値）を各レジ
スタ１４１₀〜１４１_2t、１４２₀〜１４２_2t+1に入力す
ることより、全てのレジスタ１４１₀〜１４１_2t、１４
２₀〜１４２_2t+1、１４３、１４４を同時に初期化する
ことが可能である。

【０１８７】その他に、各々の多項式の最下位のレジス
タ、即ちレジスタ１４１_2t、１４２_2t+1のみに入力用の
セレクタを付けて入力端子とすれば、各々の多項式の初
期値をシリアルに入力することにより順次、初期化する
ことも可能である。

【０１８８】

【発明が解決しようとする課題】ところで、一般に、誤
り訂正回路を構成する場合には、その用途により要求さ
れる動作速度が異なる。動作速度の遅いマイクロプロセ
ッサ周辺機器等における用途では、誤り訂正回路はある
程度の動作速度を確保した条件下で最小規模の構成方法
が求められる。一方、高速ビデオ信号処理装置等におけ
る用途では、連続的に入力するデータに対する処理が要
求される。

【０１８９】誤り訂正システムの回路構成の中で最も規
模が大きくなるのが、シンドロームから誤り位置多項式
を求めるプロセスであるが、構成方法Ａ，Ｂ，Ｃ，Ｄで
は、何れも、この過程を実現する手段としてユークリッ
ドの互除アルゴリズムを用いている。特に、原理的に優
れている構成方法Ｄでは、改定ユークリッドの互除法
（２）がその１ステップに当たり必要とする最小の演算
回数２ｔより僅かに１多いだけの２ｔ＋１個の演算器で
アルゴリズムを実現している。

【０１９０】この構成方法Ｄでは、１クロックサイクル
の間に１ステップの演算を完了する。従って、２ｔクロ
ックサイクル後に所望のσ（Ｘ）、ω（Ｘ）が得られる
ことになる。

【０１９１】しかし、最も高速処理が要求される連続的
に入力するデータに対する処理を行う場合においても、
シンドロームから誤り位置多項式を求めるプロセスは、
１符号長のデータが入力する時間中に処理を行えば良い
ことになる。通常、符号長ｎは、２ｔに対して十分に大
きい。従って、符号長ｎが十分に長い仕様の誤り訂正シ
ステムに対して構成方法Ｄの回路をそのまま使用する
と、ｎ−２ｔクロックサイクルの間は、ユークリッドの
互除法を行う回路が遊んでしまうことになり冗長な回路
構成になる。

【０１９２】また、連続的に入力しないデータに対する
処理に対しては、ある定められた時間内に終了すれば良
いにも拘らず、構成方法Ｄのような回路構成で２ｔクロ
ックサイクルで答を得る必要がなく極めて無駄である。

【０１９３】以上述べたようなことから、要求された時
間内に少数の演算ユニットを繰り返し使用することによ
り、回路規模を低減する方法が必要になる。

【０１９４】特に、原理的に最も規模の小さい構成方法
Ｄを改良して実現することが望ましい。

【０１９５】本発明は上記の事情に鑑み、多重度を増や
して演算ユニット数を低減させ、これによって回路規模
を大幅に低減させることができるとともに、高速動作を
可能にしてスループットを大幅に向上させることができ
るユークリッドの互除回路を提供することを目的として
いる。

【０１９６】

【課題を解決するための手段】本発明のユークリッドの
互除回路は、第ｉ回目の互除演算において、Ｒｉ
（Ｘ）、Ｑｉ（Ｘ）の一方を除多項式、もう一方を被除
多項式とするとともに、互除結果を算出するための中間
多項式（μｉ（Ｘ）およびλｉ（Ｘ））を求めるユーク
リッド互除回路において、多重度に応じた数の演算ユニ
ットに、Ｒｉ（Ｘ）とμｉ（Ｘ）で共用するＡ側レジス
タとＱｉ（Ｘ）とλｉ（Ｘ）で共用するＢ側レジスタを
前記多重度に応じて区分して接続し、割算結果および前
記Ａ側レジスタ群および前記Ｂ側レジスタ群を構成する
各レジスタから出力される値を取り込むと共に、前記演
算ユニットにおいて、切替指令に応じて、多項式を入れ
替えないノーマル接続演算、多項式を入れ替えるクロス
接続演算、除算を行わないシフト演算のいずれかを時分
割で多重化して行うＭＬＴブロックと、Ｒｉ（Ｘ）とμ
ｉ（Ｘ）で共用する１つのレジスタおよびＱｉ（Ｘ）と
λｉ（Ｘ）で共用するもう１つのレジスタ、および割算
器を有し、前記ＭＬＴブロックの最終段から出力される
値を取り込むと共に、切替指令に応じてノーマル接続割
算演算、クロス接続割算演算のいずれか一方を行い、こ
の演算結果を前記演算ユニットにおける演算の各ステッ
プが終了するまで前記各演算ユニットに供給する割算ユ
ニットと、予め設定されている値と前記割算ユニットの
レジスタに格納されている値とに基づいて、各ステップ
毎に、前記ノーマル接続またはクロス接続、シフト接続
のいずれかを指定する切替指令を生成して前記ＭＬＴブ
ロック、割算ユニットに供給する制御用ユニットとを備
えたものである。

【０１９７】

【作用】上記の構成において、判定制御用ユニットによ
って各ステップ毎に予め設定されている値と割算ユニッ
トのレジスタに格納されている値とに基づきノーマル接
続またはクロス接続、シフト接続のいずれかを指定する
切替指令が生成され、さらに割算ユニットによってＭＬ
Ｔブロックの最終段から出力される値が取り込まれると
ともに、切替指令に応じてノーマル接続割算演算、クロ
ス接続割算演算のいずれか一方が行なわれ、この演算結
果が各ステップが終了するまで前記各演算ユニットに供
給されつつ、この動作と並行して各ステップの各クロッ
クサイクル毎にＭＬＴブロックの各演算ユニットによっ
て割算結果およびＡ側レジスタ群および前記Ｂ側レジス
タ群を構成する各レジスタから出力される値が取り込ま
れるとともに、切替指令に応じてノーマル接続演算、ク
ロス接続演算、シフト接続演算のいずれかが行なわれユ
ークリッドの互除演算が行われる。

【０１９８】

【実施例】本件は、先に提案した構成方法Ｄを改良する
ことにより、少数の演算ユニットを効率良く繰り返して
使用する方法を与えるものである。

【０１９９】既に述べたように、改定ユークリッドの互
除法（２）における１ステップの演算においては、Ｒ
_i-1(X)、Ｑ_i-1(X)、μ_i-1(X)、λ_i-1(X)の各多項式係数
に対して２ｔ回の演算（乗算）が行われる。

【０２０１】構成方法Ｄでは、この２ｔ回の演算を２ｔ
＋１個の演算ユニットを使用することにより、１クロッ
クサイクルの間に１ステップの演算が終了するような構
成になっている。つまり、２ｔ＋１個の演算ユニット
は、改定ユークリッドの互除法（２）における１ステッ
プの演算に対して、ただ１回の演算を行なっていること
になる。

【０２０２】規約多項式ｇ(X)＝Ｘ⁴＋Ｘ＋１を用いて定
義される有限体ＧＦ(２⁴)を用いてｔ＝２シンボル誤り
訂正を行なった場合で、シンドローム多項式Ｓ(X)が

【数４４】と求められている場合を考える。この例は既に使用した
例と同一のものである。

【０２０３】このシンドローム多項式Ｓ(X)から改訂ユ
ークリッドの互除法（２）を用いて誤り位置多項式σ
(X)を導出する過程を図２９の構成方法Ｄを用いて実現
した場合には、図３１〜図３５に示すような動作をする
ことを先の出願で示した。

【０２０４】図３１〜図３５の各ステップに対応する演
算は、レジスタ番号ｉに格納されている係数データに対
して、下記に示すテーブル５−１〜５−４のようにまと
めることが出来る。［ステップ１］テーブル５−１クロスモードｄＲ＝
３、ｄＱ＝４

【表１５】［ステップ２］テーブル５−２ノーマルモードｄＲ
＝３、ｄＱ＝３

【表１６】［ステップ３］テーブル５−３クロスモードｄＲ＝
２、ｄＱ＝３

【表１７】［ステップ４］テーブル５−４ノーマルモードｄＲ
＝２、ｄＱ＝２

【表１８】

【０２０５】そして、これらのテーブル５−１〜５−４
から明らかなように、構成方法Ｄではレジスタ番号ｉが
１から２ｔ＋１、即ち、１から５の係数に対して５個の
演算ユニット１３５₁〜１３５₅で演算が行われている。

【０２０６】本件では、改定ユークリッドの互除法
（２）における１ステップの演算において、１つの演算
ユニットを時分割多重化して使用するとにより演算ユニ
ットの数を削減することができるような構成方法を提案
する。

【０２０７】本構成方法を用いることにより、構成する
誤り訂正システムが要求する速度やスループット等の仕
様に応じて自由に多重度の値を設定することが可能にな
り、設計要求を満たし、かつ、演算ユニット数を最小に
する回路を得ることが出来る。

【０２０８】［基本原理］まず、原理を説明する。本件
で提案する構成方法は、基本的には構成方法Ｄに基づい
ている。すなわち、ユークリッドの互除法における１ス
テップ当たり、最小演算回数の２ｔ回より１だけ多い、
２ｔ＋１回の演算を各係数に対して行う。

【０２０９】この１ステップ当たり２ｔ＋１回の演算に
対して、構成方法Ｄが演算ユニット当たり１回の演算し
か行わないのに対して、本構成方法では、各演算ユニッ
トを時分割多重化して使用することにより、演算ユニッ
ト当たりＬ_opt回の演算を時分割多重化して行う。

【０２１０】１ステップ当たり必要な演算回数は２ｔ＋
１回であるから、演算ユニットを多重度Ｌ_optの場合に
は、必要な演算ユニット数ｋ_optは、ｋ_opt＝［２ｔ／Ｌ
_opt］＋１となる。ここで、［Ｘ］は、Ｘを越えない最
大の整数を示す。

【０２１１】このようにすることにより、多重度Ｌ_opt
を大きく選ぶと、各演算ユニットが１ステップ当たりに
受け持つ演算回数が増加することになり、演算ユニット
数ｋ_op _tを小さくすることができる。したがって、演算
クロックサイクル数は増加するが、演算ユニットの数を
削減することが可能になり回路規模が削減できる。

【０２１２】演算ユニット当たりの多重度Ｌ_optは、１
以上、２ｔ以下の任意の数で良いが、Ｌ_opt＝１の場合
は、構成方法Ｄによる構成方法と演算ユニット数が同一
になるため、ここではＬ_opt≧２という多重度が２以上
の場合について述べる。

【０２１３】提案する構成方法の概念的な構成図を、図
１に示す。

【０２１４】この図に示す回路の基本構成は、構成方法
Ｄと同様にＤＩＶブロック１と、ＭＬＴブロック２との
２つの部分から成っている。ＤＩＶブロック１は構成図
中ただ１つ存在する最上位係数の割算ユニット３と、ｄ
Ｒ_i，ｄＱ_iを格納し、その大小関係と、Ｒ_i(X)のｄＲ_i
次の係数の０検出とを行ない各演算ユニット９₁〜９_Ko
_ptおよび各切替器１７₁〜１７_Koptの動作モードを制御
する信号を発生する判定・制御用ユニット４から成る。

【０２１５】ＤＩＶブロック１におけるＤＲ用のレジス
タ５、ＤＱ用のレジスタ６に格納される値は、Ａ側のレ
ジスタ７₀，Ｂ側のレジスタ８₀に格納されている多項式
Ｒ_i(X)とＱ_i(X)の係数の次数を表しており、クロスモー
ド・ノーマルモード（後述）の実際に演算が行われる時
には、Ｒ_i(X)，Ｑ_i(X)の次数を表すことになる。

【０２１６】ＤＩＶブロック１の判定・制御用ユニット
４では、ＤＲ用のレジスタ５、ＤＱ用のレジスタ６の比
較結果と、レジスタ７₀の０検出結果とから動作モード
を判定し、この判定結果と、ＤＲ用のレジスタ５の値か
らＭＬＴブロック２の各演算ユニット９₁〜９_Koptを独
立に制御する。

【０２１７】ＭＬＴブロック２は、乗加算器や切換器等
から成る演算ユニット９₁〜９_Koptと、切替器１７₁〜１
７_Koptと、係数格納用のレジスタ７₁〜７_2t、８₁〜８
_2t+1とで構成される。システム全体では、ｋ_opt個の演
算ユニットを使用する。

【０２１８】演算を行なう各多項式の係数の格納方法
は、構成方法Ｄと同一である。即ち、Ｑ_i(X)とλ_i(X)の
係数の格納場所と、Ｒ_i(X)とμ_i(X)の係数の格納場所を
各々共用する。

【０２１９】本構成でｔシンボル誤り訂正可能なシステ
ムを実現するには、Ｒ_i(X)，Ｑ_i(X)、μ_i(X)、λ_i(X)の
各多項式係数を格納するためレジスタが必要になる。

【０２２０】図１中に示すレジスタ７₀〜７_2t、８₀〜８
_2t+1のうち、図中の左側にあるレジスタ７₀〜７_2tをＡ
側のレジスタと呼び、右側のレジスタ８₀〜８_2t+1をＢ
側のレジスタと呼ぶことにする。ＤＩＶブロック１、Ｍ
ＬＴブロック２を合わせるとＡ側のレジスタは、全部で
２ｔ＋１個、Ｂ側のレジスタは全部で２ｔ＋２個の合計
４ｔ＋３個を用意する。

【０２２１】これは、構成方法Ｄと同じである。改訂ユ
ークリッドの互除法（２）の各ステップにおける演算に
おいては、

【数４５】なる関係が成立している。これは、Ｑ_i(X)とλ_i(X)の次
数の和が常に２ｔであることを示している。したがっ
て、Ｑ_i(X)の次数が減少するにつれてλ_i(X)の次数が増
大したとしても、各々の多項式の係数を格納すべきレジ
スタの数の和は常に２ｔ＋２であることを示しているこ
とになる。同様に、Ｒ_i(X)とμ_i(X)の次数の和も２ｔ−
１以下であるため、係数を格納すべきレジスタ数の和
は、最大でも２ｔ＋１で良いことを示している。

【０２２２】図１におけるレジスタ７₀〜７_2tがＲ_i(X)
とμ_i(X)の係数用のレジスタである。改訂ユークリッ
ドの互除法（２）の各演算ステップにおいて、ｄＲ_i次
の多項式Ｒ_i(X)の各係数は、最上位（ｄＲ_i次）係数か
ら順に、レジスタ７₀、７₁、７₂、…に順に格納され
る。

【０２２３】Ｒ_i(X)の０次係数に引き続いてμ_i(X)の係
数が最下位（０次）の係数から順に格納される。したが
って、Ａ側のレジスタでは、上のレジスタ７₀〜７_2tか
ら順にＲ_i(X)の上位係数から格納され、続いてμ_i(X)の
下位係数から順に格納される。

【０２２４】一方、図１におけるレジスタ８₀〜８_2t+1
がＱ_i(X)とλ_i(X)の係数用のレジスタである。

【０２２５】各演算ステップにおいて、ｄＱ_i次の多項
式Ｑ_i(X)の各係数がレジスタ８₀、８₁、８₂、…に最上
位（ｄＱ_i次）係数から順に格納される。

【０２２６】Ｑ_i(X)の０次係数に引き続いてλ_i(X)の係
数が最下位（０次）の係数から順に格納される。ｄＱ_i
＋ｄλ_i＝２ｔで常に次数の和が一定であるから、Ｂ側
のレジスタでは、上のレジスタ８₀〜８_2t+1から順にＱ_i
(X)の係数が格納され、下から順にλ_i(X)の係数が格納
されることになる。

【０２２７】一方の演算ユニット９₁〜９_Koptは、Ｌ_opt
組のレジスタに対して１個の割合で合計ｋ_opt個を配置
する。これらの各演算ユニット９₁〜９_Koptは、表１５
〜１８のテーブル５−１〜５−４で示した各ステップに
必要な２ｔ＋１回の演算をＬ_op _t回づつ担当する。

【０２２８】具体的には、演算器番号１の演算ユニット
９₁は、レジスタ番号１〜Ｌ_optのレジスタ７₁〜
７_Lopt、８₁〜８_Loptに格納されている係数組に対する
演算を改訂ユークリッドの互除法（２）における１ステ
ップ当たりＬ_optクロックサイクルかけて実行する。

【０２２９】つまり、１ステップの演算に対して１、２
…Ｌ_optクロックサイクル目でレジスタ番号１、２…Ｌo
ptのレジスタ７₁〜７_Lopt、８₁〜８_Loptに格納されてい
る係数組に対する演算を行う。

【０２３０】同様に、演算器番号２の演算ユニット９₂
は１、２…Ｌ_optクロックサイクル目でレジスタ番号Ｌ
_opt+1、Ｌ_opt+2…２・Ｌ_optのレジスタ７_Lopt+1〜７
_2・Lopt、８_Lopt+1〜８_2・Loptに格納されている係数組に
対して演算を行う。

【０２３１】このような演算ユニット９₁〜９_koptをレ
ジスタ７₀〜７_2t、８₀〜８_2t+1と組み合わせて縦続接続
することにより、システム全体として１ステップ当たり
２ｔ＋１回の演算をＬ_optクロックサイクルかけて行う
ことができる。

【０２３２】なお、係数格納用のレジスタ７₀〜７_2t、
８₀〜８_2t+1はシステム全体で２・Ｌ_opt・ｋ_opt＋１個
になる。

【０２３３】このため、多重度Ｌ_optの選び方により本
来必要なレジスタ数４ｔ＋３よりも若干増加する場合が
ある。しかし、この場合には最後の演算ユニット９_Kopt
が受け持つレジスタ８_2t+1の値が常に０になり、演算が
不要になる。したがって、最後の演算ユニット９_Koptの
レジスタ制御方法を若干変更することにより、本来必要
な最小レジスタ数４ｔ＋３にすることが可能である。

【０２３４】［初期設定］初期設定を説明する。Ｒ
₀(X)、Ｑ₀(X)、λ₀(X)、μ₀(X)の次数であるｄＲ₀、ｄ
Ｑ₀、ｄμ₀、ｄμ₀の初期値は、各々２ｔ−１、２ｔ、
０、−１と考える。μ₀(X)の次数ｄμ₀の初期値を−１
とするのはアルゴリズムの便宜上の都合である。従っ
て、Ｒ₀(X)＝Ｓ(X)の２ｔ個の係数（シンドローム）
は、レジスタ７₀…７_2t-1に格納され、μ₀(X)の次数が
便宜的に−１になっているので、μ₀(X)の係数の個数が
０、つまり対応するレジスタが無いということになり、
レジスタ７_2tには０を設定する。

【０２３５】レジスタ８₀…８_2tの初期値は、Ｑ₀(X)＝
Ｘ^2tでありからレジスタ８₀を１、レジスタ８₁〜８_2tを
０とする。また、λ₀(X)＝１であるから、レジスタ８
_2t+1を１とする。

【０２３６】ｄＲ_i、ｄＱ_iを格納するＤＲ用のレジスタ
５、ＤＱ用のレジスタ６は、各々、Ｒ_i(X)、Ｑ_i(X)の次
数である２ｔ−１、２ｔとする。

【０２３７】なお、初期値を設定する回路は構成図の他
に別途必要である。しかし、これは本質的なものではな
く簡単な回路であるのでここでは省略する。

【０２３８】［動作］次に動作を説明する。初期値が設
定された後に、改訂ユークリッドの互除法（２）の１ス
テップの演算に対して多重度Ｌ_optクロックのサイクル
数をかけて演算を行なう。全部で２ｔステップの演算を
行うわけであるから、合計で２ｔ・ｋ_optクロックサイ
クルを費やして演算することになる。

【０２３９】レジスタ番号１〜Ｌ_optのレジスタ７₁〜７
_Lopt、８₁〜８_Loptに格納されている係数組は、演算器
番号１の演算ユニット９₁でＬ_optクロックサイクルかけ
て演算される。同様に、レジスタ番号Ｌ_opt+1〜２・Ｌ
_optのレジスタ７_Lopt+1〜７_2・Lo _pt、８_Lopt+1〜８
_2・Loptに格納されている係数組が演算器番号２の演算ユ
ニット９₂で演算される。一般に、演算器番号ｋの演算
ユニット９_Kでレジスタ番号が（ｋ−１）・Ｌ_opt＋１〜
ｋ・Ｌ_optのレジスタ７_{(k-1)・Lopt+1}〜７_k・Lopt、８
_(k-1 _)・Lopt+1〜８_k・Loptに格納されている係数組が演算
される。各ステップにおける演算の順序は番号の若いレ
ジスタに格納されている係数から順に演算されるものと
する。

【０２４０】第ｉステップにおいては、レジスタ７₀〜
７_2t、８₀〜８_2t+1に格納されているＲ_i-1(X)、Ｑ
_i-1(X)、λ_i-1(X)、μ_i-1(X)の係数からＲ_i(X)、Ｑ
_i(X)、λ_i(X)、μ_i(X)の係数を求める演算が行われ、新
たにレジスタレジスタ７₀〜７_2t、８₀〜８_2t+1に格納さ
れる。

【０２４１】このとき、先ず、レジスタＤＲ、ＤＱの値
が動作モード判断制御回路１０で比較される。一方、Ｒ
_i-1(X)のＤＲ次の係数（Ａ₀）が格納されているレジス
タ７₀の０検出が０検出回路１１で行われる。

【０２４２】動作モード判断制御回路１０では、ＤＲ＜
ＤＱ、Ａ₀≠０の時にクロスモード、ＤＲ≧ＤＱ場合に
はノーマルモードであると認識する。ＤＲ＜ＤＱ、Ａ₀
＝０の場合にはＤＲ用のレジスタ５がＲ_i-1(X)の次数を
示していないことになり、クロスモードの演算は行うこ
とができないので、シフトモードになる。本構成方法に
おいては、Ｌ_optクロックサイクルの間、決定した動作
モードが保持される。

【０２４３】動作モードが決定されると、ＤＩＶブロッ
ク１にある２つの切換器１２、１３が動作モードに応じ
てクロスまたはノーマルに切り替わる。レジスタ７₀の
値、すなわち、Ｒ_i-1(X)の最上位（ｄＲ_i-1次）の係数
と、レジスタ８₀の値、すなわち、Ｑ_i-1(X)の最上位
（ｄＱ_i-1次）の係数が切換器１３を通って割算器１４
に入力される。割算器１４では、図中のＦ、Ｇの入力に
対してＦ／Ｇの割算を行い、その結果Ｓを出力する。

【０２４４】レジスタ１５では、Ｓの値を１ステップの
演算時間であるＬ_optクロックサイクルの間にわたり保
持する。

【０２４５】一方、ＭＬＴブロック２の各演算ユニット
９₁〜９_KoptではＤＩＶブロック１で判定された動作モ
ードに従って演算が行なわれる。行われる演算方法自体
は、構成方法Ｄと同一であるが、本構成方法では全ての
レジスタ７₀〜７_2t、８₀〜８_2t ₊₁に格納されている係数
組に対する演算を１ステップに対して１クロックサイク
ルではなく、Ｌ_optクロックサイクルで行う。したがっ
て、本構成方法においては、Ｌ_optクロックサイクルが
経過したときに初めて構成方法Ｄにおける１クロックサ
イクル（つまり１ステップ）終了時と同じ値が各レジス
タ７₀〜７_2t、８₀〜８_2t ₊₁に格納されることになる。

【０２４６】演算ユニット９₁〜９_Koptの入力側をＡ−
Ｂ、出力側をＡ’−Ｂ’とすると、第ｉステップの演算
においてレジスタ番号がｊのレジスタ７_j、８_jに格納さ
れている係数に対して、次に示すテーブル６−１〜６−
３に従って演算が行われる。これは、構成方法Ｄと同じ
ものである。テーブル６−１クロスモードの演算表

【表１９】テーブル６−２ノーマルモードの演算表

【表２０】テーブル６−３シフトモードの演算表

【表２１】

【０２４７】１ステップの演算に対してテーブル６−１
〜６−３で示した演算をＫ_opt個の演算ユニット９₁〜９
_Koptを用いてＬ_optクロックサイクルで実行する。演算
器番号Ｋの演算ユニット９_Kはレジスタ番号（Ｋ−１）
・Ｌ_opt＋１〜Ｋ・Ｌ_optのレジスタ７_{(K-1)・Lopt+1}〜７
_K・Lopt、８_{(K-1)・Lopt+1}〜８_K・Loptに格納されている係
数に対して演算を行なう。

【０２４８】演算は番号の若いレジスタに格納されてい
る係数から順に、Ｌ_optクロックサイクルで行われる。
例えば、演算ユニット９₁では、各ステップの第１クロ
ックサイクルでレジスタ番号１のレジスタ７₁、８₁に格
納されている係数を演算する。以下、第２、第３…Ｌ
_optクロックでレジスタ番号２、３…Ｌ_optのレジスタ７
₂、７₃…７_Lopt、８₂、８₃…８_Loptに格納されている係
数の演算を行なう。

【０２４９】各レジスタ７₀〜７_2t、８₀〜８_2t+1に格納
されている係数はクロックサイクル毎に番号の若い方の
レジスタにシフトされて行く。そして、各クロックサイ
クルにおける演算は演算ユニット９₁〜９_Koptの受け持
つ最上位のレジスタ７₁、…７_{(K-1)・Lopt+1}、８₁…８
_{(K-1)・Lopt+1}に格納されている係数に対して実行され
る。

【０２５０】演算ユニット９₁〜９_KoptのＡ側から出力
される演算結果は第１クロックサイクルのみＡ側のレジ
スタ７₀…７_(K-2)・Loptに格納され、第２〜第Ｌ_optクロ
ックサイクルでは、レジスタ７_lopt-1…７_{(K-1)・Lopt-1}
に格納され、１クロックサイクル毎に上位のレジスタに
シフトされて行く。レジスタ７_Lopt-1…７_{(K-1)・Lopt-1}
は、第１クロックサイクルのみ、レジスタ７_Lopt…７
_(K-1)・Loptからのデータを格納し、第２〜第Ｌ_optクロ
ックサイクルでは、演算ユニット９₁〜９_KoptのＡ側か
らの出力を格納する。各切換器１７₁〜１７_Koptはこれ
を制御するための切換器である。

【０２５１】一方、演算ユニット９₁〜９_KoptのＢ側か
ら出力される演算結果はレジスタ８_L _opt、８_2・Lopt…８
_2t+1に格納され、順にシフトされて行く。

【０２５２】レジスタ７₀およびレジスタ８₀は第１クロ
ックサイクルの演算結果を格納し、その値を２〜Ｌ_opt
クロックサイクルの間、保持する。

【０２５３】また、演算ユニット９₁〜９_Kopt間の接続
部に配置されているレジスタ７_Lopt、７_2・Lopt、７
_3・Lopt、…も第１クロックサイクルのみ演算ユニット９
₂〜９_Koptから出力される演算結果を格納し、その値を
２〜Ｌ_optクロックサイクルの間、保持する。

【０２５４】演算ユニット９₂〜９_Koptについても同じ
動作を行なう、１クロックサイクル毎に演算ユニット９
₂〜９_Koptは演算ユニット番号Ｋ、演算するレジスタ番
号Ｌ、レジスタＤＲの値、動作モード等のパラメータか
らテーブル６−１〜６−３を用いて実行する演算を決定
する。

【０２５５】この演算方法と各レジスタレジスタ７₀〜
７_2t、８₀〜８_2t+1への格納方法を用いると、１ステッ
プの演算が終了するＬ_optクロックサイクル後には、構
成方法Ｄにおける１ステップの演算終了後のレジスタの
値に一致する。

【０２５６】Ｌ_optクロックサイクルで１ステップの演
算を終わらせる手順を２ｔ回、繰り返すことにより、所
望のσ(X)、ω(X)を求めることができる。演算ユニット
９₁〜９_Koptの構成は構成方法Ｄと同じで良く、図２に
示す如く３つの切替器２０〜２２と、１つの乗算器２５
と、１つの加算器２６とで実現できる。

【０２５７】演算ユニット９₁〜９_Koptの詳細な構成方
法、シフトモードの演算、レジスタへの格納方法などに
関する議論は構成方法Ｄで述べたのと全く同一に適用で
きる。

【０２５８】図２の構成方法による演算ユニット９₁〜
９_Koptを図１の構成に用いた場合の動作例を図３〜図１
５に示す。ここで使用するのは、すでに述べた規約多項
式ｇ(X)＝Ｘ⁴＋Ｘ＋１を用いて定義される有限体ＧＦ
（２⁴）を用いてｔ＝２シンボル誤り訂正を行なった動
作例と同一のものである。

【０２５９】この動作例では、多重度Ｌ_optを３に設定
しているので、１ステップの演算に対して３クロックサ
イクルをかけることにより、２ｔ・Ｌ_opt＝１２クロッ
クサイクルで２ｔ＝４ステップの演算が完了することに
なる。

【０２６０】演算ユニット数Ｋ_optは、

【数４６】となり、２個の演算ユニット９₁、９₂を用いて演算を行
なうことになる。したがって、演算器番号１の演算ユニ
ット９₁が、レジスタ番号１〜３のレジスタ７₁〜７₃、
８₁〜８₃における演算を受け持ち、演算器番号２の演算
ユニット９₂が、レジスタ番号４〜６のレジスタ７₄、７
₅、８₄〜８₆における演算を受け持つことになる。

【０２６１】なお、図３に示すレジスタ７₀〜７₅、８₀
〜８₆は全て初期設定が行われているものとする。

【０２６２】図３〜図５に示される第１ステップでは、
ＤＲ用のレジスタ５の値（ｄＲ₀）が３でＤＲ用のレジ
スタ６の値（ｄＱ₀）が４で、ＤＲ＜ＤＱの条件を満た
しており、またＲ₀（Ｘ）のｄＲ₀次の係数α⁸と非零で
あるため、動作モードがクロスモードであることが認識
される。そこで、割算器１４の入力部の切替器１３およ
びＤＲ、ＤＱ用のレジスタ５、６の入力部の切替器１２
が共にクロス側に切り替えられて１／α⁸なる演算が行
われ、割算結果Ｓ＝α⁷が出力されレジスタ１５に格納
される。

【０２６３】第１ステップの動作モードがクロスモード
であることが分かると、動作モードとレジスタ１５に格
納されている割算結果Ｓが第１ステップの演算が行われ
るＬ_opt＝３クロックサイクルの間、保持される。

【０２６４】クロックモードの演算はテーブル６−１に
よれば、レジスタ番号ｊのレジスタのデータに対する演
算は、０＜ｊ≦ｄＲ_i-1、ｄＲ_i-1＜ｊ≦ｄＱ_i-1、ｄＱ
_i-1＜ｊの３つの場合に分けられる。

【０２６５】図３〜図５で示される第１ステップの演算
では、ｄＲ₀＝３、ｄＱ₀＝４であるから、レジスタ番号
１〜３のレジスタ７₁〜７₃、８₁〜８₃に対しては、Ａ’
＝Ａ×Ｓ＋Ｂ、Ｂ’＝Ａの演算を行なう。このために
は、演算ユニット９₁の切替器２０がクロス、切替器２
１がノーマル、切替器２２がスルーとする。

【０２６６】また、レジスタ番号４のレジスタ７₄、８₄
に対しては、Ａ’＝Ｂ、Ｂ’＝Ａなる演算を行なうの
で、演算ユニット９₂の切替器２０がクロス、切替器２
１がノーマル、切替器２２がクリアとする。

【０２６７】残りのレジスタ番号５〜６のレジスタ
７₅、８₅、８₆に対する演算はＡ’＝Ｂ、Ｂ’＝Ｂ×Ｓ
＋Ａの演算が必要であるから、演算ユニット９₂の切替
器２０がノーマル、切替器２１がクロス、切替器２２が
スルーとなる。

【０２６８】図３で示される第１ステップ、第１クロッ
クサイクルでは、演算ユニット９₁、９₂においてレジス
タ番号１、４のレジスタ７₁、７₄、８₁、８₄に格納され
ている係数に対して演算を行なう。したがって、演算ユ
ニット９₁では、Ａ’＝Ａ×Ｓ＋Ｂ、Ｂ’＝Ａなる演算
を行なうため、切替器２０がクロス、切替器２１がノー
マル、切替器２２がスルーとし、演算ユニット９₂で
は、Ａ’＝Ｂ、Ｂ’＝Ａなる演算を行なうため、切替器
２０がクロス、切替器２１がノーマル、切替器２２がク
リアとする。

【０２６９】各演算ユニット９₁、９₂に対する各切替器
１７₁、１７₂の動作は図３で示したものとなる。

【０２７０】図３は第１クロックサイクルであるから、
切替器１７₁、１７₂がシフト側に切り替えられる。演算
ユニット９₁、９₂の出力端子Ａ’から出力される演算結
果は各々、レジスタ７₀、７₃に格納され、続く３クロッ
クサイクルにわたって保持される。同様に、レジスタ８
₀はレジスタ７₀の値を格納し、続く３クロックサイクル
の間、保持される。

【０２７１】一方、演算ユニット９₁、９₂の出力端子
Ｂ’から出力される演算結果は８₃、８₆に格納され、毎
クロックサイクル、シフトされる。演算された結果は図
４で示されるように各レジスタ７₀〜７₅、８₀〜８₆に格
納される。

【０２７２】図３の演算結果である図４のレジスタの状
態は、第１ステップの演算のうち、レジスタ番号１のレ
ジスタ７₁、８₁と、レジスタ番号４のレジスタ７₄、８₄
に対する演算が終了したに過ぎない。

【０２７３】続く図４に行われる演算、すなわち第１ス
テップ、第２クロックサイクルでは、演算ユニット
９₁、９₂において、レジスタ番号２のレジスタ７₂、８₂
と、レジスタ番号５のレジスタ７₅、８₅に格納されてい
た係数に対して演算を行なう。

【０２７４】したがって、演算ユニット９₁では、第１
クロックサイクルと同様にＡ’＝Ａ×Ｓ＋Ｂ、Ｂ’＝Ａ
なる演算を行なうために、切替器２０がクロス、切替器
２１がノーマル、切替器２２がスルーとし、演算ユニッ
ト９₂では、Ａ’＝Ｂ、Ｂ’＝Ｂ×Ｓ＋Ａなる演算を行
なうために、切替器２０がノーマル、切替器２１がクロ
ス、切替器２２がスルーとする。

【０２７５】図４は第１クロックサイクルでないから、
切替器１７₁、１７₂がループ側に切り替えられる。演算
ユニット９₁、９₂の出力端子Ａ’から出力される演算結
果は各々、レジスタ７₂、７₅に格納され、毎クロックサ
イクル、シフトされる。

【０２７６】また、演算ユニット９₁、９₂の出力端子
Ｂ’から出力される演算結果は第１クロックサイクルと
同様に、８₃、８₆に格納され、毎クロックサイクル、シ
フトされる。

【０２７７】演算された結果は、図５で示されるように
各レジスタ７₀〜７₅、８₀〜８₆に格納される。

【０２７８】図４の演算結果である図５のレジスタ７₀
〜７₅、８₀〜８₆の状態は、第１ステップの演算のう
ち、レジスタ番号１、２、４、５のレジスタ７₁、７₂、
７₄、７₅、８₁、８₂、８₄、８₅に対する演算が終了した
ものである。

【０２７９】図５に行われる演算は第１ステップ、第３
クロックサイクルの演算である。これは、第１ステップ
の最終クロックサイクルである。演算ユニット９₁にお
いては、レジスタ番号３のレジスタ７₃、８₃に格納され
ている係数に対して演算を行なう。したがって、演算ユ
ニット９₁では、第１、第２クロックサイクルと同様に
Ａ’＝Ａ×Ｓ＋Ｂ、Ｂ’＝Ａなる演算を行なうために、
切替器２０がクロス、切替器２１がノーマル、切替器２
２がスルーとして演算を行なう。

【０２８０】図５も第１クロックサイクルでないから、
切替器１７₁、１７₂がループ側に切り替えられるため、
演算結果がレジスタ７₂、７₅に格納される。

【０２８１】一方、レジスタ番号６のレジスタ８₆に
は、本来演算の必要がない０が格納されているため、演
算しなくても良い。したがって、演算ユニット９₂で
は、単に、Ａ’＝Ａ、Ｂ’＝Ｂとすれば良く、切替器２
０がノーマル、切替器２１がノーマル、切替器２２がク
リアとすれば良い。この便宜的に挿入されているレジス
タ番号６に格納されている０はレジスタ７₅に格納され
る。

【０２８２】図５の演算結果を示す図６のレジスタ７₀
〜７₅、８₀〜８₆の状態になって初めて第１ステップの
演算が終了することになる。構成方法Ｄにおける第１ス
テップ終了後の状態である図３２とを比較して見ると、
各レジスタが同じ値になっていることが分かる。

【０２８３】構成方法Ｄでは、１クロックサイクル毎に
Ａ側のレジスタ１４１₀〜１４１₄の値が上位に１回シフ
トして行くのに対し、本構成方法では、Ｌ_opt＝３クロ
ックサイクルで初めてＡ側のレジスタ７₀〜７₅が１回シ
フトしていることに注意されたい。

【０２８４】次の図６〜図８で第２ステップの演算が行
われる。このステップでは、ＤＲ用のレジスタ５の値
（ｄＲ₁）が３で、ＤＱ用のレジスタ６の値（ｄＱ₁）が
３で、ＤＲ≧ＤＱであるため、動作モードがノーマルモ
ードの演算を行なうことが認識される。そこで、割算器
１４の入力部の切替器１３がノーマル側に切り替えられ
てα²／α⁸なる演算が行われ、割算結果Ｓ＝α⁹が各演
算ユニット９₁、９₂に対し出力される。

【０２８５】図６〜図８では、ノーマルモードの処理を
行なうことになる。したがって、演算はテーブル６−２
のノーマルモードの演算表に基づいて行われる。

【０２８６】図６〜図８に示す第２ステップの演算で
は、レジスタ番号１〜３のレジスタ７₁〜７₃、８₁〜８₃
に対してＡ’＝Ｂ×Ｓ＋Ａ、Ｂ’＝Ｂの演算を行なう。
このためには、演算ユニット９₁の切替器２０がノーマ
ル、切替器２１がノーマル、切替器２２がスルーとす
る。

【０２８７】残りのレジスタ番号４〜６のレジスタ７₄
〜７₅、８₄〜８₆に対する演算ユニット９₂は、Ａ’＝
Ａ、Ｂ’＝Ａ×Ｓ＋Ｂの演算が必要であるから、切替器
２０がクロス、切替器２１がクロス、切替器２２がスル
ーとなる。

【０２８８】第２ステップにおける各レジスタ７₀〜
７₅、８₀〜８₆に対する演算も３クロックサイクルに分
けられて演算される。すなわち、演算ユニット９₁では
レジスタ番号１、２、３のレジスタレジスタ７₁〜７₃、
８₁〜８₃に格納されている係数が各クロックサイクルで
順に演算され、演算ユニット９₂ではレジスタ番号４、
５、６のレジスタ７₄〜７₅、８₄〜８₆に格納されている
が各クロックサイクルで順に演算される。

【０２８９】図９が第２ステップの演算終了後における
各レジスタ７₀〜７₅、８₀〜８₆の値を示している。図３
３に示される構成方法Ｄによる第２ステップ終了後のレ
ジスタの値と一致していることが確かめられる。

【０２９０】結局、図９以下、図９〜図１１で示される
第３ステップがクロスモード、図１２〜図１４で示され
る第４ステップがノーマルモードで演算が行われる。最
終的に、図１５においてσ（Ｘ）、ω（Ｘ）が得られて
いる。ここで、求められているσ（Ｘ）、ω（Ｘ）の係
数は構成方法Ｄによる図３５で得られている係数と同一
であることに注意されたい。

【０２９１】以上述べたように、今回提案する構成方法
では、構成方法Ｄと全く同じ演算を行なうものである
が、１ステップの演算に対して演算ユニット９₁〜９
_Koptを多重度Ｌ_optで時分割多重化して繰り返し使用す
ることにより、構成方法Ｄより少ない数の演算ユニット
数ｋ_opt＝［２ｔ／Ｋ_opt］＋１で演算を行なっているこ
とが分かる。この代償として、１ステップの演算に費や
すクロックサイクル数がＬ_optに増加している。

【０２９２】［実施例の効果］本構成方法は、ユークリ
ッドの互除法の各ステップにおいて、原理的に必要な最
小の演算回数（乗算回数）２ｔより１多いだけの２ｔ＋
１個の演算回数でアルゴリズムを実現しているのは構成
方法Ｄと同じである。しかし、１ステップの演算に対し
て演算ユニットを多重度Ｌ_optで時分割多重化して繰り
返し使用することにより、構成方法Ｄより少ない数の演
算ユニット数ｋ_opt＝［２ｔ／Ｋ_opt］＋１で演算を行な
っている。

【０２９３】先に示した実施例では、多重度Ｌ_opt＝３
の例であったが、この多重度Ｌ_optを多くすると、演算
ユニット数Ｌ_optを減少させることができる。例えば、
この実施例の場合、多重度Ｌ_optを変化させたときの演
算ユニット数ｋ_optは次に示すテーブル７のようにな
る。

【０２９４】テーブル７多重度と演算ユニット数

【表２２】

【０２９５】この表を見ると分かるとおり、多重度Ｌ
_optを増やすと、演算ユニット数ｋ_optが減少する。レジ
スタの数が常に４ｔ＋３と同じであることから、多重度
Ｌ_optを増加するほど、回路規模を削減することができ
る。本構成方法によれば、誤り訂正システムに要求され
る仕様から最適な多重度Ｌ_optを設定することにより、
回路規模を劇的に削減することが可能になる。

【０２９６】また、上の表において、多重度３の場合
と、多重度４の場合とで、演算ユニット数ｋ_optが同じ
であるが、このような場合には、多重度Ｌ_optが少ない
方が演算クロックサイクル数が少なくなり、その分だけ
有利になるため、多重度Ｌ_optを３に設定した方が同じ
演算ユニット数ｋ_optで、かつ少ないクロックサイクル
数で演算を行なうことができる。

【０２９７】また、実施例の説明でも、述べているが、
本実施例では、レジスタの数が本来、必要な４ｔ＋３＝
１１より２多いレジスタ７₀〜７₅、８₀〜８₆を使用して
いるが、これは演算を分かり易く説明するための便宜的
なものである。実際には、レジスタ番号６のレジスタ８
₆には０が格納されているため、演算を行なう必要がな
い。したがって、演算ユニット９₂の制御方法を若干変
更することにより、簡単に、かつ動作原理から得られる
最小個数である４ｔ＋３個のレジスタで回路を構成する
ことができる。

【０２９８】なお、本構成において、各々のレジスタ７
₀〜７_2t、８₀〜８_2t+1を初期化するには様々な方法があ
るが、構成方法Ｄと同様な議論が成立する。つまり、各
レジスタ７₀〜７_2t、８₀〜８_2t+1の入力にセレクタを設
けて実現すれば、全てのレジスタ７₀〜７_2t、８₀〜８
_2t+1を同時に初期化することが可能である、一方、各々
の多項式の最下位のレジスタ、すなわちレジスタ７_2t、
８_2t+1のみに入力用のセレクタを付けて入力端子とすれ
ば、各々の多項式の初期値をシリアルに入力することに
より順次、初期化することも可能である。

【０２９９】更に、実施例を考察して見ると、割算器１
４の結果を格納するレジスタ１５はＬ_optクロックサイ
クルに１回だけ値を格納する。一方、割算器１４の構成
図中のＦ、Ｇに入る実際に割算を行なうべき入力は、割
算結果をレジスタ１５に格納する前のＬ_opt−１クロッ
クサイクルの間は一定の値を取っている。例えば、図６
では、ノーマルモードの割算結果α⁹がレジスタ１５に
格納されるが、入力Ｆ、Ｇに相当するα²と、α⁸はＬ
_opt−１＝２クロックサイクル前の図４の時点でレジス
タ７₀、８₀に格納されている。このため、第１ステップ
の第２クロックサイクルの時点で第２ステップの動作モ
ード判定と、割算とを開始して良いことになる。

【０３００】一般には、多重度Ｌ_optに対し、Ｌ_opt−１
クロックサイクルを動作モード判定と、割算とに費やし
ても良いことになる。

【０３０１】通常、割算の速度は乗算や加算の速度に比
べて遥かに遅いため、構成方法Ｄでは、動作速度が割算
の速度に律速されてしまい、高速で動作させることがで
きないという欠点がある。

【０３０２】これに対し、本構成方法では、割算器１４
の速度に見合った適当な多重度Ｌ_op _tを設定することに
より、遅い割算器を使用した場合でも、演算ユニット９
₁〜９_Koptを効率良く使用することができるようにな
る。

【０３０３】したがって、本構成方法を用いることに
より、遅い割算器１４を使用してもシステム全体として
は高速に動作させることが可能になる。

【０３０４】

【発明の効果】以上説明したように本発明によれば、多
重度を増やして演算ユニット数を低減させ、これによっ
て回路規模を大幅に低減させることができるとともに、
高速動作を可能にしてスループットを大幅に向上させる
ことができる

【図面の簡単な説明】

【図１】本発明によるユークリッド互除回路の一実施例
を示すブロック図である。

【図２】図１に示す各演算ユニットの詳細な構成例を示
す回路図である。

【図３】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図４】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図５】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図６】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図７】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図８】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図９】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図１０】図１に示すユークリッド互除回路の動作例を
示す模式図である。

【図１１】図１に示すユークリッド互除回路の動作例を
示す模式図である。

【図１２】図１に示すユークリッド互除回路の動作例を
示す模式図である。

【図１３】図１に示すユークリッド互除回路の動作例を
示す模式図である。

【図１４】図１に示すユークリッド互除回路の動作例を
示す模式図である。

【図１５】図１に示すユークリッド互除回路の動作例を
示す模式図である。

【図１６】従来から知られているユークリッドの互除回
路で使用される互除ユニットの一例を示すブロック図で
ある。

【図１７】従来から知られているユークリッドの互除回
路の一例を示すブロック図である。

【図１８】図１７に示すユークリッドの互除回路の動作
例を示す模式図である。

【図１９】図１７に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２０】図１７に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２１】図１７に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２２】従来から知られているユークリッドの互除回
路の他の一例を示すブロック図である。

【図２３】すでに提案しているユークリッドの互除回路
の一実施例を示すブロック図である。

【図２４】図２３に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２５】図２３に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２６】図２３に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２７】図２３に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２８】図２３に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２９】先に提案したユークリッド互除回路の一例を
示すブロック図である。

【図３０】図２９に示す各演算ユニットの詳細な構成例
を示す回路図である。

【図３１】図２９に示すユークリッド互除回路の動作例
を示す模式図である。

【図３２】図２９に示すユークリッド互除回路の動作例
を示す模式図である。

【図３３】図２９に示すユークリッド互除回路の動作例
を示す模式図である。

【図３４】図２９に示すユークリッド互除回路の動作例
を示す模式図である。

【図３５】図２９に示すユークリッド互除回路の動作例
を示す模式図である。

【符号の説明】

１ＤＩＶユニット２ＭＬＴユニット３割算ユニット４判定制御用ユニット９₀〜９_Kopt 演算ユニット７₀〜７_2t Ｒ_i(X)用およびλ_i(X)用のレジスタ（Ａ側
レジスタ群）８₀〜８_2t+1 Ｑ_i(X)用およびμ_i(X)用のレジスタ（Ｂ
側レジスタ群）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 11/10 330 H04L 1/00

Claims

(57)【特許請求の範囲】

【請求項１】第ｉ回目の互除演算において、Ｒｉ
（Ｘ）、Ｑｉ（Ｘ）の一方を除多項式、もう一方を被除
多項式とするとともに、互除結果を算出するための中間
多項式（μｉ（Ｘ）およびλｉ（Ｘ））を求めるユーク
リッド互除回路において、多重度に応じた数の演算ユニットに、Ｒｉ（Ｘ）とμｉ
（Ｘ）で共用するＡ側レジスタとＱｉ（Ｘ）とλｉ
（Ｘ）で共用するＢ側レジスタを前記多重度に応じて区
分して接続し、割算結果および前記Ａ側レジスタ群およ
び前記Ｂ側レジスタ群を構成する各レジスタから出力さ
れる値を取り込むと共に、前記演算ユニットにおいて、
切替指令に応じて、多項式を入れ替えないノーマル接続
演算、多項式を入れ替えるクロス接続演算、除算を行わ
ないシフト演算のいずれかを時分割で多重化して行うＭ
ＬＴブロックと、Ｒｉ（Ｘ）とμｉ（Ｘ）で共用する１つのレジスタおよ
びＱｉ（Ｘ）とλｉ（Ｘ）で共用するもう１つのレジス
タ、および割算器を有し、前記ＭＬＴブロックの最終段
から出力される値を取り込むと共に、切替指令に応じて
ノーマル接続割算演算、クロス接続割算演算のいずれか
一方を行い、この演算結果を前記演算ユニットにおける
演算の各ステップが終了するまで前記各演算ユニットに
供給する割算ユニットと、予め設定されている値と前記割算ユニットのレジスタに
格納されている値とに基づいて、各ステップ毎に、前記
ノーマル接続またはクロス接続、シフト接続のいずれか
を指定する切替指令を生成して前記ＭＬＴブロック、割
算ユニットに供給する制御用ユニットと、を備えたことを特徴とするユークリッドの互除回路。