JP3252420B2 - ユークリッドの互除回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はユークリッドの互除演算
を行うユークリッドの互除回路に関する。

【０００２】［発明の概要］ＢＣＨ符号・リード・ソロ
モン符号に代表される誤り訂正符号を用いて誤り訂正シ
ステムを実現する場合には、受信信号から生成されるシ
ンドロームから誤り位置多項式を求める手段が最も重要
になる（7R-C601-018(4740) Reed-Solomon符号を用いた
高速多重誤り訂正回路のハードウェア化 (1)）。この過
程を実現する一手法としてユークリッドの互除アルゴリ
ズムを用いる方法が広く知られている（7R-C601-020(47
88) Reed-Solomon 符号を用いた高速多重誤り訂正回路
のハードウェア化 (2)）。

【０００３】一般にユークリッドの互除法とは、２つの
多項式の最大公約多項式(Most Common Devisor)を求め
るアルゴリズムとして知られている。誤り訂正符号にお
いては、ユークリッドの互除法の過程で用いられる演算
手順をうまく適用することにより、シンドロームから誤
り位置多項式を算出することが出来る。ユークリッドの
互除法の演算過程は、シストリックアレイアーキテクチ
ャで構成できる利点があり、比較的簡単な演算ユニット
（互除ユニットと呼ぶ）を複数個縦続接続することで実
現できる。“Shao”らによりユークリッドの互除法のア
ルゴリズムをシストリックアレイアーキテクチャで実現
する例が示されている（この構成方法を以下の文章では
構成方法Ａと呼ぶ）が（Howard M. Shao et.al."A VLSI
Design of a Pipeline Reed-Solomon Decoder" IEEE Tr
ans. on Computers vol.C-34 May 1985）、この構成方
法アルゴリズムが不完全な上、各ユニットに２つの有限
体乗算器が必要になり高速実時間処理が必要なシステム
を構成する場合回路規模が大きくなるという欠点があっ
た。

【０００４】この改良方法として、特許社内受付番号89
043436及び特許社内受付番号89043447の２つの方法（こ
の構成法を以下の文章では構成方法Ｂと呼ぶ。）を筆者
が提案した。構成方法Ｂでは文献“Howard M. Shao et.
al."A VLSI Design of a Pipeline Reed-Solomon Decod
er" IEEE Trans. on Computers vol.C-34 May 1985”で
示されているように改訂ユークリッドの互除法(2)を用
いて互除ユニット中の２つの有限体乗算器を１つの有限
体乗算器と１つの有限体割算器に置き換える。次に、縦
続接続されている複数の互除ユニット中の有限体割算器
を１つの有限体割算器で共有することにより回路規模の
削減を実現している。

【０００５】更に、構成方法Ｂとは全く異なる構成で実
現する改良方式として、割算器を共有するための付加回
路や、次数の制御回路がただ１つで済むような構成方法
（構成方法Ｃと呼ぶ）を提案した。構成方法Ｃでは、割
算をすべきデータが常に同じ場所から取り出せるため割
算器を共有するための回路やその制御回路が不要にな
る。更に、多項式の次数から動作を判定する回路や制御
回路がただ１つで実現されるため規模が削減される。こ
こで、改訂ユークリッドの互除法(2)における１ステッ
デの演算において、１個の演算ユニットがただ１回の演
算を行なう場合について考えてみる。つまり、時分割多
重等の多重化を行なって１個の演算ユニットで２回以上
の演算を行なわせる場合を除いて本質的に必要な演算器
の数を考える。すると、構成方法Ａ、Ｂ、Ｃの構成方法
において、必要な乗算ユニットの数は、各々、８ｔ、４
ｔ、４ｔ−１個である。構成方法Ｂ、Ｃは、構成方法Ａ
に比べて演算ユニットの数が半分に減少しているが、こ
れは乗算器２つを用いる代わりに割算器を全ユニットに
共有して１つ使用することにより、各演算ユニットに必
要な乗算器を１つに減らしているためである。

【０００６】しかし、改訂ユークリッドの互除法(2)の
アルゴリズム自体で必要な演算（乗算）回数は、１ステ
ップの演算に対して僅かに２ｔ回であるのに対し、２倍
以上の演算ユニットを必要としており極めて無駄な構成
であるといえる。同様に、各多項式の係数を格納するた
めに必要なレジスタの数もアルゴリズムで本来必要な数
に対して約２倍の数を必要としている。

【０００７】本発明では、改訂ユークリッドの互除法
(2)のアルゴリズムにおいて、レジスタへの格納方法と
演算器の構成方法との２つに画期的な工夫を施すことに
より、ユークリッドの互除法における１ステップ当たり
最小の演算回数２ｔより１多いだけの２ｔ＋１個の演算
ユニット数で、かつ最小のレジスタ数４ｔ＋３個のレジ
スタ数でアルゴリズムを実現する構成方法を与える。こ
の構成方法により、従来提案されている構成方法Ａ、
Ｂ、Ｃより遥かに少ない演算ユニット数によりユークリ
ッドの互除アルゴリズムが実現できる事になるため、極
めて画期的なものであると言える。

【０００８】

【従来の技術】

《誤り訂正手法》先ず、誤り訂正の手法について述べ
る。ＧＦ(２^m)の有限体を用いてｔシンボル誤り訂正可
能で符号長がｎの誤り訂正システムを考える。誤り位置
を符号の先頭を０番目と数えてｊ番目にある時にα^jで
表すとする。すると、符号全体にｍ個の誤りがあるとす
れば、符号全体の誤りは、誤り位置Ｘ_i（但し、ｉ＝
１、…、ｍ）及び誤りパターンＹ_i（但し、ｉ＝１、
…、ｍ）で記述することが出来る。つまり、全部でｍ
（ｍ≦2ｔ）個の誤りがあった場合には、ｍ組の(Ｘ_i、
Ｙ_i)が必要になる。この誤り位置Ｘ_i（但し、ｉ＝１、
…、ｍ）を用いて、誤り位置多項式σ(X)と呼ばれる多
項式を定義する。誤り位置多項式σ(X)は、誤り位置Ｘ
＝Ｘ_i-1（但し、ｉ＝１、…、ｍ）で０になる。

【０００９】

【数１】 σ(X)の係数を

【数２】 と表す。

【００１０】更に、誤り位置多項式σ(X)とシンドロー
ム多項式Ｓ(X)を用いて誤り評価他項式ω(X)を

【数３】 と定義する。

【００１１】次に、誤り訂正の過程を順に説明する。 ＜ステップ１＞２ｔ個のシンドロームＳ

【数４】 が、受信信号ｒとパリティ検査行列Ｈとの積として求め
られる。つまり、

【数５】 となる。このように求められたシンドロームＳを多項式
の係数に持つシンドローム多項式Ｓ(X)と呼ばれる多項
式を定義する。

【数６】

【００１２】＜ステップ２＞シンドローム多項式Ｓ(X)
から誤り位置多項式σ(X)及び誤り評価多項式ω(X)を求
める。この時にユークリッドの互除法によるアルゴリズ
ムを用いる。

【００１３】＜ステップ３＞誤り位置Ｘ＝Ｘ_i ^-1（但
し、ｉ＝１、…、ｍ）をサーチする。ステップ２で求め
られた誤り位置多項式σ(X)の係数を使用して、σ(X)に
ＧＦ(２^m)に含まれる全ての要素Ｘ＝α⁰、…、α^n-1を
代入してσ(X)＝０となる位置が誤り位置Ｘ_i-1（但し、
ｉ＝１、…、ｍ）であることが判る。

【００１４】＜ステップ４＞誤り位置Ｘ_i（但し、ｉ＝
１、…、ｍ）が求められると、誤りパターンＹ_i（但
し、ｉ＝１、…、ｍ）は、誤り評価多項式ω(X)を用い
て次のように算出される。

【数７】

【００１５】＜ステップ５＞求められた誤り位置Ｘ
_i（但し、ｉ＝１、…、ｍ）及び誤りパターンＹ_i（但
し、ｉ＝１、…、ｍ）を用いて受信信号に対して訂正を
行なう。以上、ステップ１〜５の過程で誤り訂正が行な
われる。詳細については“7R-C601-018(4740) Reed-Sol
omon 符号を用いた高速多重誤り訂正回路のハードウェ
ア化 (1)”、“7R-C601-020(4788) Reed-Solomon 符号
を用いた高速多重誤り訂正回路のハードウェア化
(2)”、“7R-C601-021(4817) Reed-Solomon 符号を用い
た高速多重誤り訂正回路のハードウェア化 (3)”で述べ
てある。

【００１６】《ユークリッドの互除法による誤り位置多
項式の導出》次に、誤り位置多項式の導出方法について
述べる。これは、上に述べた誤り訂正の過程のステップ
２に当たるものである。シンドローム多項式Ｓ(X)から
ユークリッドの互除法によるアルゴリズムを用いて誤り
位置多項式σ(X)を求める方法は、次のように知られて
いる。

【００１７】［誤り位置多項式導出方法］今、ｒ_-1(X)
＝Ｘ^2t、ｒ₀(X)＝Ｓ(X)とおく。Ｓ(X)の次数は２ｔ−１
次であるから、deg（ｒ₀(X)）＜deg（ｒ_-1(X)）であ
る。このｒ_-1(X)、ｒ₀(X)を用いて多項式ｑ_i(X)を商と
する割算を繰り返し行なってゆく。これがユークリッド
の互除法と同じ演算であり、次に示すようになる。

【数８】 の条件を満たしたら停止する。この時に、ｒ_j(X)は、割
算の過程で得られたｒ₁(X)、ｒ₂(X)、…、ｒ_j-1(X)の式
に下から順次代入計算することにより、最初に定義され
たｒ_-1(X)＝Ｘ^2t、ｒ₀(X)＝Ｓ(X)を用いて次式のように
表現することが出来る。

【数９】 この時に得られるｒ_j(X)、Ａ(X)が各々ω(X)、σ(X)に
なる。この手順をハードウェアで実現するためには、割
算を如何に逐次実行してｑ_j(X)、ｒ_j(X)を求めるかとと
もに、得られたｒ₁(X)、ｒ₂(X)、…、ｒ_j-1(X)から、σ
(X)を求めるために逆順代入計算する手順を如何に実現
するかが課題となる。

【００１８】また、ユークリッドの互除法の過程では、
割算の結果、余りの次数が１回の割算で２次以上低下す
る場合がある。ユークリッドの互除法を実現するハード
ウェアの構成は、このような場合にも破綻なく動作する
構成でなくてはならない。実は、この一連の手順は、上
述したアルゴリズムを通常のユークリッドの互除アルゴ
リズムを次数が１次ずつ減少してゆくように書き直すこ
とにより、次に示す系統的なアルゴリズムを用いて実現
することが出来る。これは、文献“HowardM. Shao et.a
l."A VLSI Design of a Pipeline Reed-Solomon Decode
r" IEEE Trans. on Computers vol.C-34 May 1985”で
提示されているアルゴリズムを本出願人が改定したもの
であり、文献“7R-C601-020(4788) Reed-Solomon 符号
を用いた高速多重誤り訂正回路のハードウェア化 (2)”
に示してある改定版ユークリッドの互除法(2)に若干改
良を加えたものに相当する。

【００１９】［改定版ユークリッドの互除法(2)］ （初期条件）

【数１０】 （繰り返し）第ｉステップにおいて

【数１１】 ［１］ｌ_i-1≧０の場合（ノーマルモード）

【数１２】 ［２］ｌ_i-1＜０、ａ_i-1≠０の場合（クロスモード）

【数１３】 ［３］ｌ_i-1＜０、ａ_i-1＝０の場合（シフトモード）

【数１４】

【００２０】（停止条件）２ｔ回、繰り返した時停止す
る。

【数１５】 （結果）

【数１６】 このように停止条件として、演算ステップを必ず２ｔ回
行なう場合には、最終的に得られるｄＲ_2tはω(X)の次
数を示すことになる。当然ながら、σ(X)の次数はｄＲ
_2t＋1である。このアルゴリズムに従えば、２tステップ
の演算の後にσ(X)、ω(X)を求めることが出来る。

【００２１】文献“7R-C601-020(4788) Reed-Solomon
符号を用いた高速多重誤り訂正回路のハードウェア化
(2)”に書いてあるが、ｄＲ_2tは、最終的にはＲ_2t(X)、
つまりω(X)の次数を表している。また、ノーマルモー
ド及びクロスモードで演算が行なわれる場合には、演算
の途中の過程におけるｄＲ_i、ｄＱ_iはＲ_i(X)、Ｑ_i(X)の
次数を表しているが、Ｒ_i(X)の最上位係数が０になるシ
フトモードの時には、次数を表していないことに注意さ
れたい。これは、ユークリッドの互除法の過程におい
て、１回の割算で余りの次数が２次以上低下する場合で
も、この改訂ユークリッドの互除法(2)のアルゴリズム
ではｄＲ_iは、１ずつしか値が減らない事に起因する。
なお、詳細については、文献“7R-C601-020(4788) Reed
-Solomon 符号を用いた高速多重誤り訂正回路のハード
ウェア化 (2)”に詳細な実例を示してあるので参照のこ
と。

【００２２】《従来のユークリッドの互除アルゴリズム
のハードウェア化》ユークリッドの互除法のアルゴリズ
ムをシストリックアレイアーキテクチャを用いてハード
ウェアで実現する例が文献“Howard M. Shao et.al."A
VLSI Design of aPipeline Reed-Solomon Decoder" IEE
E Trans. on Computers vol.C-34May 1985”により示さ
れている（構成方法Ａ）。

【００２３】しかし、このハードウェアは、ユークリッ
ドの互除法における割算の途中で余りの次数が一度に２
次以上低下する場合に対応しておらず、完全にユークリ
ッドの互除アルゴリズムを実現していない。また、構成
方法Ａでは各ユニットに２つの有限体乗算器が必要にな
り高速実時間処理が必要なシステムを構成する場合、回
路規模が大きくなるという欠点がある。

【００２４】この改良方法として、上で説明した構成方
法Ｂを本出願人が提案した。この方法では構成方法Ａで
示されている互除ユニット中の２つの有限体乗算器を１
つの有限体乗算器と１つの有限体割算器とに置き換え
る。次に、縦続接続されている複数の互除ユニット中の
有限体割算器を１つの有限体割算器で共有することによ
り回路規模の削減を実現している。

【００２５】さらに、構成方法Ｂでは、図８に示すよう
な基本的な演算ユニット（互除ユニットと呼ぶ。）１０
１を使用する。この互除ユニット１０１は、上で述べた
改定ユークリッドの互除法(2)の１ステップを実行す
る。ユークリッドの互除法の各ステップの入力であるＲ
_i-1(X)、Ｑ_i-1(X)、λ_i-1(X)、μ_i-1(X)、の４つの多項
式はｄＱ_i-1次の係数から順に入力する。ＳＦは、最初
の係数を示すフラグである。同時にｄＲ_i-1、ｄＱ_i-1を
入力する。

【００２６】互除ユニット１０１の点線部はデータの経
路切替器である。演算が、クロスモードの時にデータが
クロスするように選択され、それ以外の場合はクロスせ
ずに選択される。つまり、ｄＲ_i-1次の係数が入力した
時（つまり、ＳＦフラグが入力した時）にＲ_i-1(X)のｄ
Ｒ_i-1次の係数ａ_i-1が０であるか否かを判断し、ａ_i-1
≠０、ｄＲ_i-1＜ｄＱ_i-1の場合のみクロスすることにな
る。

【００２７】その結果、クロスの場合ａ_i-1／ｂ_i-1が、
それ以外の場合にはｂ_i-1／ａ_i-1がレジスタ１０２に保
持され、多項式の全ての係数に対して演算が行なわれ
る。その結果、入力データがこの互除ユニットを１回通
過する毎に改訂ユークリッドの互除法(2)の１ステップ
が演算されて行くことになる。したがって、図９のよう
に、この互除ユニット１０１を２ｔ個縦続接続して並べ
て、入力として

【数１７】 を入れると、２ｔ番目の互除ユニット１０１の出力とし
てσ(X)、ω(X)が得られることになる。

【００２８】文献“7R-C601-020(4788) Reed-Solomon
符号を用いた高速多重誤り訂正回路のハードウェア化
(2)”に示す例題を用いて動作例を図１０〜図１３に示
す。この例では、図１０、図１２がクロスモード、図１
１、図１３がノーマルモードで演算されている。図１３
のように４回、互除ユニットを通過した結果としてσ
(X)、ω(X)が求められていることが判る。

【００２９】アルゴリズムから明らかであるが、σ
(X)、ω(X)の２つの多項式は、実際に起きている誤り数
がt未満の場合には２ｔステップの演算の後には、見か
け上、２ｔ次の多項式であるかのように上位にシフトさ
れて出力される。したがって、ｄＲ_2tの値を見て次数を
合わせるか、または改訂ユークリッドの互除法(2)にお
いて停止条件をｄＲ_i＜ｔと変更すれば良い。なお、こ
の図はあくまで原理的な図であり素子の遅延時間等を考
慮していない。詳細のインプリメンテーションについて
は文献“7R-C601-021(4817) Reed-Solomon 符号を用い
た高速多重誤り訂正回路のハードウェア化 (3)”を参照
のこと。

【００３０】さらに、構成方法Ｂでは、各互除ユニット
１０１の有限体割算器１０３が同時に動作する必要がな
いことに着目して、図１４に示す如く前記各互除ユニッ
ト１０１から有限体割算器１０３を除いた互除ユニット
１０１ａを縦続接続し、かつ各互除ユニット１０１ａの
Ｒ_i-1（Ｘ）、Ｑ_i-1（Ｘ）を取り出してこれを切替スイ
ッチ１０５によって順次、選択して有限体割算器１０６
で割算した後、対応する互除ユニット１０１ａに戻すよ
うにして、１つの有限体割算器１０６を時分割で共有
し、全体のゲート規模を削減するようにした。

【００３１】しかし一方では、この構成では、複数の互
除ユニット１０１ａから有限体割算器１０６を共有する
ために必要な制御回路が複雑になり動作速度が向上しな
い欠点がある。また、有限体割算器１０６を共有しても
多項式の次数とＲ_i-1(X)のｄＲ_i-1次の係数の０検出を
行なって動作を判定する回路や、データ切替器等の制御
回路が各互除ユニット１０１ａに独立に必要なため回路
規模がやや増大する欠点がある。 加えて、この方法を
用いる場合にはシンドローム多項式Ｓ(X)の係数である
シンドロームＳ_2t、Ｓ_2t-1、…、Ｓ₁が上位の係数から
順に入力する必要がある。ところが、シンドロームはＳ
_2t、Ｓ_2t-1、…、Ｓ₁が同時に求められるため、この同
時に求められたシンドロームを上位の係数から順に入力
するように変換する回路が別途必要になる。

【００３２】そこで、これらの問題点を解決するため
に、文献“Howard M. Shaoet.al."AVLSI Design of a P
ipeline Reed-Solomon Decoder" IEEE Trans. on Compu
tersvol.C-34 May 1985”で新しい構成方法（以下、構
成方法Ｃと呼ぶ。）を提案した。この構成方法Ｃは、従
来の手法と異なり、割算をすべきデータが常に同じ場所
から取り出せるため、有限体割算器１０６を共有するた
めの回路やその制御回路が不要になる。更に、多項式の
次数から動作を判定する回路や制御回路がただ１つで実
現されるため規模が削減される。提案する構成方法Ｃを
図１５に示す。図１５のように構成は１つのブロック
（Ａ）１１１と、複数のブロック（Ｂ）１１２と、接続
切替判定ブロック１１３に分けることが出来る。ブロッ
ク（Ａ）１１１は誤り訂正数ｔに拘らず１つのユニット
があれば良い。一方のブロック（Ｂ）１１２は、ｔシン
ボル誤り訂正システムの場合２ｔ−１個のブロックが必
要である。

【００３３】そして、これらブロック（Ａ）１１１、各
ブロック（Ｂ）１１２に設けられている各レジスタ群は
縦方向に分割され、各々左側から順にＲ_i(X)、Ｑ_i(X)、
λ_i(X)、μ_i(X)の係数を格納するためのレジスタ群とな
る。これらのレジスタ群には、ｄＲ_i、ｄＱ_iで示される
次数にしたがって上位から順に係数が格納される。これ
らの初期設定値として、レジスタＲＲ_2t-1…ＲＲ₀に順
にＲ₀(X)＝Ｓ(X)の係数が代入される。以下、同様に、
ＲＱ_2t-1…ＲＱ₀に順に、Ｑ₀(X)＝Ｘ^2tの上位の係数か
ら順に代入される。また、レジスタＲλ_2t…Ｒλ₀は全
て０、レジスタＲμ_2t-1…Ｒμ₀は最下位Ｒμ₀が１で残
りは全て０とする。ブロック（Ｂ）１１２の最後のブロ
ックの下位ブロックから入力端子には常に０を入力す
る。

【００３４】ブロック（Ａ）１１１のＲ_i(X)のｄＲ_i次
の係数用のレジスタＲＲ_2t-1に格納されている係数は接
続切替ブロック１１３に設けられている０検出回路１１
５で０検出が行われる。また、接続切替ブロック１１３
のレジスタＤＲ、ＤＱは各々ｄＲ_i、ｄＱ_iが格納され
る。初期値は各々、２ｔ−１、２ｔである。なお、初期
値を設定する回路は構成図の他に別途必要である。しか
し、これは本質的なものではなく、簡単な回路であるの
で、ここでは省略する。

【００３５】次に、図１５を参照しながらこの回路の動
作を説明する。まず、初期値が設定されたレジスタＤ
Ｒ、ＤＱの値は比較回路１１６で比較され、ＤＲ＜ＤＱ
で、かつ０検出回路１１５からレジスタＲＲ_2t-1≠０の
状態が知らされた場合に点線で示した切替器をクロス側
に切替える。その他の場合にはクロスしない。この切替
えは構成図全体の切替器、全てを同時に行なえば良い。

【００３６】そして、ブロック（Ａ）１１１では、切替
器が切替えられた後に、Ｒ_i-1(X)のｄＲ_i-1次の係数と
Ｑ_i-1(X)のｄＱ_i-1次の係数が切換器を通って有限体割
算器１１７に入力される。有限体割算器１１７では、図
中のＥ、Ｆの入力に対してＥ／Ｆの割算を行い、その結
果Ｓを出力する。

【００３７】この有限体割算器１１７の結果Ｓを用いて
ブロック（Ａ）１１１、各ブロック（Ｂ）１１２の乗算
器１１９、１２０、加算器１２１、１２２により、演算
が行なわれる。この手順によると、多項式Ｒ_i(X)は、ｄ
Ｒ_i次の係数から０次の係数がレジスタＲＲ_2t-1からレ
ジスタＲＲ₀まで上位の係数から順に格納される。ま
た、多項式Ｑ_i(X)も同様に、ｄＱ_i次の係数から０次の
係数がレジスタＲＱ_2tからレジスタＲＱ₀まで順に格納
される。λ_i(X)、μ_i(X)の各多項式についても同様に各
係数がレジスタＲλ_2tからレジスタＲλ₀まで、またレ
ジスタＲμ_2t-1からレジスタＲＲμ₀まで上位の係数か
ら順に格納される。

【００３８】以上述べた手順により、改訂ユークリッド
の互除法（２）の１ステップの演算が行われる。したが
って、この手順を２ｔ回繰り返すことにより構成方法Ｂ
と同様にσ(X)、ω(X)が求められる。

【００３９】実際の動作例を図１６〜図２０に示す。図
１６に示すレジスタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ₀、Ｒ
Ｑ_2t〜ＲＱ₀、Ｒλ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀は全
て初期設定が行われている。図１６では、ｄＲ₀＝３、
ｄＱ₀＝４、Ｒ₀(X)のｄＲ₀次の係数がα⁸とクロスする
条件が満たされているので、全ての切替器はクロス側に
切替えられている。有限体割算器１１７では、１／α⁸
なる演算が行われ割算結果のα⁷がブロック（Ａ）１１
１、各ブロック（Ｂ）１１２の乗算器１１９、１２０に
入力される。各々の演算ユニットで行われた演算結果は
次のステップでレジスタに格納され、図１７のような結
果となる。この結果は図１０に示す先に説明した構成方
法Ｂによる結果と一致している。

【００４０】結局、図１６以下、第１、３ステップがク
ロスモード、第２、４ステップがノーマルモードで演算
が行われ、最終的に図２０においてσ(X)、ω(X)が得ら
る。以上説明したように、この構成方法Ｃにおいては、
先に説明した構成方法Ｂと本質的な考え方が異なってい
る。つまり、構成方法Ｂは、互除ユニット１０１を各多
項式の係数が上位から順にシリアルに入力し演算されて
いるのに対し、構成方法Ｃでは、全ての係数がレジスタ
ＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ₀、ＲＱ_2t〜ＲＱ₀、Ｒλ_2t
〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀に格納される。この結果、
改定ユークリッドの互除法（２）の１ステップの演算に
対して、構成方法Ｂでは、多項式の全ての係数が１つの
互除ユニット１０１でシリアルに演算されるのに対し
て、本方法では、全ての演算ユニット（ブロック（Ａ）
１１１、各ブロック（Ｂ）１１２）において、各々１つ
ずつの係数に対しての演算が行なわれる。したがって、
演算量自体は変化していないが構成方法が大幅に簡単化
される。

【００４１】また、図１５の構成図で説明したようにこ
の構成方法Ｃによれば、ブロック（Ａ）１１１のレジス
タＲＲ_2t-1、ＲＱ_2t-1には、有限体割算器１１７の入力
となるＲ_i(X)のｄＲ_i次の係数とＱ_i(X)のｄＱ_i次の係数
が格納される。したがって、有限体割算器１１７の入力
は、常にブロック（Ａ）１１１のＲ_i(X)及びＱ_i(X)用の
切替器の直後から入力されることになる。このように本
構成法では、有限体割算器１１７に対して常に同じ場所
からデータを入力することが可能になるため、有限体割
算器１１７を共有するための付加回路が不要になり、構
成全体の規模低減が可能になる。

【００４２】また、構成方法Ｂでは、ｄＲ_i、ｄＱ_iの大
小判定とＲ_i(X)のｄＲ_i次の係数の０検出を行って各切
替器の制御を行なう回路を各互除ユニット１０１に各々
独立に持つ必要があったが、構成方法Ｃによれば、接続
切替判定ブロック１０３だけでこの処理を行なう。この
ため規模低減が可能になる。さらに、構成方法Ｂでは、
訂正可能なシンボル数がｔの場合に各互除ユニット１０
１に２個ずつ合計４ｔ個の乗算器が必要であったが、本
構成法では、４ｔ−１個に削減されている。

【００４３】さらに、初期設定において構成方法Ｂで
は、入力信号Ｒ₀(X)、即ちシンドローム多項式の係数Ｓ
₁、Ｓ₂…Ｓ_2tを上位係数から順にシリアル入力する必要
があるのに対して、この構成方法Ｃでは、２ｔ個のシン
ドローム多項式の係数を同時に入力して初期化すること
が出来る。また、シンドロームは行列計算の結果として
得られるため、本質的に同時に求めることができる。し
たがって、構成方法Ｂでは、同時に求められたシンドロ
ームをシリアル化して入力する必要があるのに対して、
本構成法を用いれば、同時に求められたシンドローム多
項式の係数をそのまま直接入力することが出来るのでシ
リアル化する回路が不要になる。それと同時にシリアル
化することにより結果が得られるまでの時間（スループ
ットタイム）が増加するのを回避することが出来る。

【００４４】また、この構成方法Ｃにおいて各々のレジ
スタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ₀、ＲＱ_2t〜ＲＱ₀、Ｒ
λ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀を初期化するには様々
な方法がある。各レジスタＤＲ、ＤＱ、ＲＲ_2t-1〜ＲＲ
₀、ＲＱ_2t〜ＲＱ₀、Ｒλ_2t〜Ｒλ₀、Ｒμ_2t-1〜ＲＲμ₀
の入力側にセレクタを設けて実現すれば全てのレジスタ
を同時に初期化することが可能である。一方、各々の多
項式の最下位のレジスタの入力として各々の多項式の初
期値をシリアルに入力することにより順次初期化するこ
とも可能である。

【００４５】

【発明が解決しようとする課題】今、改訂ユークリッド
の互除法(2)における１ステップの演算において、１個
の演算ユニットがただ１回の演算を行なう場合について
考えてみる。つまり、時分割多重等の多重化を行なって
１個の演算ユニットで２回以上の演算を行なわせる場合
を除いて本質的に必要な演算ユニットの数を考える。

【００４６】今まで述べた構成方法Ａ、Ｂ、Ｃでは、必
要な乗算ユニットの数は、各々、８ｔ、４ｔ、４ｔ−１
個である。ここでｔは訂正可能なシンボル数である。構
成方法Ｂ、Ｃが構成方法Ａに比べて演算ユニットの数が
約半分で済んでいる。これは乗算器２つを用いる代わり
に有限体割算器１個と乗算器１個とを使用した構成に改
め、各演算ユニットで必要な有限体割算器を共有してた
だ１つ使用することにより、各演算ユニットに必要な乗
算器を１つに減らしているためである。

【００４７】それでは、改訂ユークリッドの互除法(2)
のアルゴリズム自体で本来必要な演算（乗算）回数につ
いて、文献“7R-C601-020(4788) Reed-Solomon 符号を
用いた高速多重誤り訂正回路のハードウェア化 (2)”に
示してある例題を用いて考えてみる。

【００４８】この例は、規約多項式ｇ(X)＝Ｘ⁴＋Ｘ＋1
を用いて定義される有限体ＧＦ(２⁴)を用いてｔ＝２シ
ンボル誤り訂正を行なったものである。今、シンドロー
ム多項式Ｓ(X)が、

【数１８】 と求められている。このシンドローム多項式Ｓ(X)から
改訂ユークリッドの互除法(2)を用いて誤り位置多項式
σ(X)を導出すると次のようになる。

【００４９】［初期設定］

【数１９】

【００５０】［ステップ１］

【数２０】 したがって、この場合には、

【数２１】

【００５１】［ステップ２］

【数２２】 したがって、この場合には、

【数２３】

【００５２】［ステップ３］

【数２４】 したがって、この場合には、

【数２５】

【００５３】［ステップ４］

【数２６】 したがって、この場合には、

【数２７】

【００５４】そして、これらの各ステップにおける演算
は、構成方法Ｂでは、図１０〜図１３、構成方法Ｃで
は、図１６〜図２０に各々、示すように行なわれる。こ
こで、乗算の演算が必要なのは、Ｒ_i(X)、λ_i(X)を求め
る演算である。各ステップの乗算回数に着目すると、ス
テップ１では、Ｒ₁(X)を求める演算として、

【数２８】 なる演算が行なわれる。実際に乗算が行なわれるのはＲ
₀(X)の係数と割算結果のα⁷との乗算である。Ｒ₀(X)は
３次の多項式であるから４個の係数があるが、最高次の
係数は割算に使用されているため、改めて演算する必要
がない。結局、

【００５５】

【数２９】 の３つの演算が行なわれていることになる。一方のλ
₀(X)側の演算では、

【数３０】 が行なわれる。λ₀(X)は、０次の多項式であるから演算
される係数はただ１つで、

【数３１】 の演算が行なわれる。したがって、ステップ１では、全
部で４回の演算が行なわれていることが判る。

【００５６】次に、ステップ２について同様に演算回数
を見ると、Ｒ₂(X)の演算では、割算の結果α⁹を用い
て、

【数３２】 の３つの乗算の演算が行なわれている。これに対してλ
₂(X)の演算では、

【数３３】 の１回の演算のみであり、やはり合計４回の演算が行な
われている。同様に、第３ステップでは、Ｒ₃(X)の演算
で、

【数３４】 の２回の乗算が行なわれている。これに対して、λ₃(X)
側の演算ユニットでは、

【数３５】 の２回の演算が行なわれ、合計で４回の演算が行なわれ
ている。

【００５７】そして、最後の第４ステップでは、Ｒ₄(X)
の演算で、

【数３６】 の２回の演算が行なわれるのに対し、λ₄(X)側の演算ユ
ニットでは、

【数３７】 の２回の演算が行なわれ、合計４回の演算が行なわれて
いることになる。以上の事から判るように、実際に必要
な演算数の各ステップにおける総和は、常に４になって
いる。これは、ユークリッドの互除法が進むにつれて、
Ｒ_i(X)、Ｑ_i(X)の次数が減少して行くのに対して、λ
_i(X)、μ_i(X)の次数が増加して行くために当然の結果と
して起きる。

【００５８】一般に、改訂ユークリッドの互除法(2)に
おける第ｉステップにおいてＲ_i(X)を演算する時には、
クロスモードの場合Ｒ_i-1(X)、ノーマルモードの場合Ｑ
_i-1(X)の最上位係数を除く係数に対して乗算が必要にな
る。そして、演算が行なわれる時には、ｄＲ_i-1、ｄＱ
_i-1はＲ_i-1(X)、Ｑ_i-1(X)の次数を表している。ｄＲ_i-1
＜ｄＱ_i-1の時クロスモードで演算され、ｄＲ_i-1≧ｄＱ
_i-1の時ノーマルモードで演算される訳であるからＲ
_i(X)の演算で乗算が必要な多項式の次数は、ｄＲ_i-1、
ｄＱ_i-1の小さい方、即ち、min（ｄＲ_i-1、ｄＱ_i-1）に
なる事が判る。このとき、多項式自体の係数の個数は、
次数より１多いが、最上位係数は割算に使用されるため
演算の必要が無い。結局、Ｒ_i(X)を求めるための演算で
は、min（ｄＲ_i-1、ｄＱ_i-1）回の演算が必要になる。

【００５９】これに対してλ_i(X)の演算は、λ_i-1(X)、
μ_i-1(X)により行なわれる。λ_i(X)を計算するのに必要
な演算は、クロスモードの場合λ_i-1(X)、ノーマルモー
ドの場合μ_i-1(X)の全ての係数に対して乗算が必要にな
る。シフトモード以外で実際に演算が行われるノーマル
モードとクロスモードの場合、第ｉステップの演算にお
いてλ_i(X)、μ_i(X)の次数をｄλ_i、ｄμ_iとすると、

【数３８】 が成り立っているとき、常にクロスモードで演算が行な
われて、Ｒ_i(X)の演算にｄＲ_i-1次の多項式Ｒ_i-1(X)の
最上位（ｄＲ_i-1次）の係数以外の係数に対して乗算が
行なわれる。したがって、ｄＲ_i-1回の乗算が必要であ
る。一方、λ_i(X)の演算に対しては、λ_i-1(X)のｄλ
_i-1＋1個の全ての係数に対して乗算が必要である。

【００６０】したがって、クロスモードの場合の全乗算
回数Ｎ_crossは、

【数３９】 この結果、クロスモードの場合の全乗算回数Ｎ
_crossは、２ｔ以下になる。一方、ｄＲ_i-1≧ｄＱ_i-1の
場合のノーマルモードで演算が行なわれる場合には、Ｒ
_i(X)の演算にｄＱ_i-1次の多項式Ｑ_i-1(X)の最上位（ｄ
Ｑ_i-1次）の係数以外の係数に対して乗算が必要でｄＱ
_i-1回の乗算が必要である。同様に、λ_i(X)の演算に対
しては、μ_i-1(X)のｄμ_i-1＋1個の全ての係数に対して
乗算が必要である。

【００６１】したがって、クロスモードの場合の全乗算
回数Ｎ_normalは、

【数４０】 このように、ノーマルモードの場合の全乗算回数Ｎ
_normalも、２ｔ以下になる。

【００６２】以上述べたように、アルゴリズム自体で必
要な各ステップにおける全乗算回数は常に２ｔを以下で
ある。したがって、本来必要な演算ユニット数は僅かに
２ｔ個であることになる。したがって、先に示した例題
の場合には、演算ユニットの数は本来４個で済むはずで
ある。しかし、現実の実現した構成方法を見てみると、
構成方法Ａ、Ｂ、Ｃ共に２ｔに比べ倍以上の演算ユニッ
トを必要としており、極めて無駄な回路構成であると断
言できる。

【００６３】次に、演算を行なうために保持しておく必
要のある係数の個数を考察してみる。ｄＲ_i、ｄＱ_i、ｄ
λ_i、ｄμ_iは、実際に演算が行なわれるノーマルモード
及びクロスモードの演算ステップにおいてＲ_i(X)、Ｑ
_i(X)、λ_i(X)、μ_i(X)の次数を表している。これらの次
数には次の関係が成り立つ。

【数４１】 このように、Ｑ_i(X)とλ_i(X)の次数の総和は、常に２ｔ
であり、Ｒ_i(X)とμ_i(X)の次数の総和は、２ｔ−１以下
になる。

【００６４】したがって、Ｑ_i(X)とλ_i(X)の係数を格納
するために必要なレジスタの数は２ｔ＋２個、Ｒ_i(X)と
μ_i(X)の係数を格納するために必要なレジスタの数は２
ｔ＋１個で良いことになり、合計でも４ｔ＋３個で良い
ことになる。しかし、構成方法Ｃでは、８ｔ＋１個のレ
ジスタを使用しており極めて無駄な構成になっている。
以上述べたように、構成方法Ａ、Ｂ、Ｃいずれも１ステ
ップ当たりの乗算回数、レジスタ数共に、本来アルゴリ
ズムが必要としている演算量に比べて倍以上の無駄な回
路構成になっている。

【００６５】既に説明した、例題の演算をもう一度判り
易く説明してみる。構成方法Ｃによる例題では、図１６
〜図２０の中で行なわれている演算は、次の表のように
なる。

【００６６】［ステップ１］クロスモードｄＲ＝３、ｄ
Ｑ＝４

【表１】

【００６７】［ステップ２］ノーマルモードｄＲ＝３、
ｄＱ＝３

【表２】

【００６８】［ステップ３］クロスモードｄＲ＝２、ｄ
Ｑ＝３

【表３】

【００６９】［ステップ４］ノーマルモードｄＲ＝２、
ｄＱ＝２

【表４】 表中で明らかなように、構成方法Ｃでは、各ステップで
乗算は４回ずつしか行なわれておらず、常に残りの演算
ユニットは動作していないことが判る。また、λ_i(X)、
μ_i(X)の格納場所は演算が進むにつれ見かけ上で上位に
シフトして行くため演算ユニットが使用される場所が毎
ステップ変化している。このため構成方法Ｃでは演算ユ
ニットの数を削減できないことが判る。

【００７０】本発明は上記の事情に鑑み、ユークリッド
の互除法における１ステップ当たりの最小の演算回数２
ｔより１つだけ多いだけの２ｔ＋１個の演算ユニット数
で、かつ最小のレジスタ数４ｔ＋３個のレジスタ数でア
ルゴリズムを実現することができ、これによって回路規
模を大幅に低減させることができるとともに、高速動作
を可能にしてスループットを大幅に向上させることがで
きるユークリッドの互除回路を提供することを目的とし
ている。

【００７１】

【課題を解決するための手段】本発明のユークリッドの
互除回路は、第ｉ回目の互除演算において、Ｒｉ
（Ｘ）、Ｑｉ（Ｘ）の一方を除多項式、もう一方を被除
多項式とするとともに、互除結果を算出するための中間
多項式（μｉ（Ｘ）およびλｉ（Ｘ））を求めるユーク
リッド互除回路において、Ｒｉ（Ｘ）とμｉ（Ｘ）で共
用する１つのレジスタと、Ｑｉ（Ｘ）とλｉ（Ｘ）で共
用するもう１つのレジスタ、および１つの演算ユニット
とによって構成され、縦続接続されて、割算結果および
前段から出力される値を取り込むと共に、切替指令に応
じて、多項式を入れ替えないノーマル接続演算、多項式
を入れ替えるクロス接続演算のいずれか一方を行う複数
の演算器と、Ｒｉ（Ｘ）とμｉ（Ｘ）で共用する１つの
レジスタと、Ｑｉ（Ｘ）とλｉ（Ｘ）で共用するもう１
つのレジスタ、および割算器を有し、前記演算器の最終
段から出力される値を取り込むとともに、切替指令に応
じてノーマル接続割算演算、クロス接続割算演算のいず
れか一方を行い、この演算結果を前記各演算器に供給す
る割算ユニットと、予め設定されている初期値と前記割
算ユニットのレジスタに格納されている値とに基づいて
ノーマル接続またはクロス接続のいずれかを指定する切
替指令を生成して前記演算器、割算ユニットに供給する
制御用ユニットとを備えたものである。

【００７２】

【作用】上記の構成において、制御用ユニットによって
予め設定されている初期値と前記割算ユニットのレジス
タに格納されている値とに基づきノーマル接続またはク
ロス接続のいずれかを指定する切替指令が生成され、こ
の動作と並行して各演算器によって割算結果および前段
から出力される値が取り込まれるとともに、切替指令に
応じてノーマル接続演算、クロス接続演算のいずれか一
方が行なわれ、さらに割算ユニットによって前記演算器
の最終段から出力される値が取り込まれるとともに、切
替指令に応じてノーマル接続割算演算、クロス接続割算
演算のいずれか一方が行なわれ、この演算結果が前記各
演算器に供給されてユークリッドの互除演算が行われ
る。

【００７３】

【実施例】本件では、ユークリッドの互除法における１
ステップ当たり最小の演算回数２ｔより１多いだけの２
ｔ＋１個の演算ユニット数で、かつ、最小のレジスタ数
４ｔ＋３個のレジスタ数でアルゴリズムを実現する構成
方法を与える。この構成方法により、従来提案されてい
る構成方法Ａ、Ｂ、Ｃより遥かに少ない演算ユニット数
によりユークリッドの互除アルゴリズムが実現できる事
になるため、極めて画期的なものであると言える。提案
する構成方法の概念的な構成図を図１に示す。図１に示
すようにこの構成方法による回路はＤＩＶブロック１
と、ＭＬＴブロック２との２つの部分から成っている。

【００７４】ＤＩＶブロック１は有限体割算器１６を持
ち、構成図中ただ１つ存在する最上位係数の割算ユニッ
ト３と、ｄＲ_i、ｄＱ_iの大小関係とＲ_i(X)のｄＲ_i次の
係数の０検出を行ないＤＩＶブロック１、ＭＬＴブロッ
ク２の切替器を制御する信号を発生する制御用ユニット
４から成る。

【００７５】また、ＭＬＴブロック２は複数の係数に対
する演算に対し演算器を多重化して使用しない場合にお
いてｔシンボル誤り訂正可能なシステムにするとき、前
記ｔに対応した数２ｔ＋１個の演算ユニット５₁〜５
_2t+1が必要である。各演算ユニット５₁〜５_2t+1は、図
２に示す如く３つの切換器６〜８と、１つの乗算器９
と、１つの加算器１０とによって構成され、定められた
有限体の演算を行う。また、図１に示す各レジスタ１１
₀〜１１_2t、１２₀〜１２_2t+1のうち、図中の左側にある
レジスタ１１₀〜１１_2tをＡ側のレジスタと呼び、右側
のレジスタ１２₀〜１２_2t+1をＢ側のレジスタと呼ぶこ
とにする。ＤＩＶブロック１、ＭＬＴブロック２を合わ
せるとＡ側のレジスタ１１₀〜１１_2tは、全部で２ｔ＋
１個、Ｂ側のレジスタ１２₀〜１２_2t+1は全部で２ｔ＋
２個の合計４ｔ＋３個に削減されている。同時に演算ユ
ニット５₁〜５_2t+1の数が２ｔ＋１個まで削減されてい
る。ＤＩＶブロック１におけるＤＲ用のレジスタ１３
と、ＤＱ用のレジスタ１４は、Ａ₀用のレジスタ１１₀、
Ｂ₀用のレジスタ１２₀に格納されている係数の次数を表
しており、クロスモード・ノーマルモード（後述）の実
際に演算が行われる時には、Ｒ_i(X)、Ｑ_i(X)の次数を表
すことになる。

【００７６】また、ＤＩＶブロック１の制御用ユニット
４に設けられている動作モード判断制御回路１５では、
レジスタ１３、１４に格納されてるＤＲ、ＤＱの比較結
果と、レジスタ１１₀から出力されるＡ₀の０検出結果か
ら動作モードが判定され、その結果とＤＲの値からＭＬ
Ｔブロック２の各演算ユニット５₁〜５_2t+1が独立して
制御される。なお、ＭＬＴブロック２における最後の演
算ユニット５_2t+1の入力側には、Ａ側のレジスタが不要
になるが、図１に示す回路は概念的な回路であるため、
ＭＬＴブロック２の最後の演算ユニット５_2t+1も他の演
算ユニット５₁〜５_{2 t}の入力側に設けられるＡ側のレジ
スタを削除した構成として描いている。しかし、最後の
演算ユニット５_2t+1はＡ側の入力が常に0であることか
ら実際には更に回路が簡略化できる。

【００７７】次に、演算を行なう各多項式の係数の格納
方法について説明する。まず、本構成方法では、Ｑ_i(X)
と、λ_i(X)の係数の格納場所と、Ｒ_i(X)とμ_i(X)の係数
の格納場所を各々共用する。ユークリッドの互除法の各
ステップにおける演算においては、

【数４２】 なる関係が成立している。これは、Ｑ_i(X)とλ_i(X)の次
数の和が常に２ｔであることを示している。したがっ
て、Ｑ_i(X)の次数が減少するにつれてλ_i(X)の次数が増
大したとしても、各々の多項式の係数を格納すべきレジ
スタの数の和は常に２ｔ＋２であることを示しているこ
とになる。同様に、Ｒ_i(X)とμ_i(X)の次数の和も２ｔ−
１以下であるため、係数を格納すべきレジスタ数の和
は、最大でも２ｔ＋１でよいことを示している。

【００７８】また、図１におけるレジスタ１１₀〜１１
_2tがＲ_i(X)とμ_i(X)の係数用のレジスタである。各演算
ステップにおいて、ｄＲ_i次の多項式Ｒ_i(X)の各係数
は、最上位（ｄＲ_i次）係数から順に、Ａ側の各レジス
タ１１₀〜１１_2tに順に格納される。Ｒ_i(X)の０次係数
に引き続いてμ_i(X)の係数が最下位（０次）の係数から
順に格納される。したがって、Ａ側のレジスタ１１₀〜
１１_2tでは、上のレジスタレジスタ１１₀から順にＲ
_i(X)の上位係数から格納され、続いてμ_i(X)の下位係数
から順に格納される。一方、図１におけるレジスタ１２
₀〜１２_2t+1がＱ_i(X)とλ_i(X)の係数用のレジスタであ
る。各演算ステップにおいて、ｄＱ_i次の多項式Ｑ_i(X)
の各係数が各レジスタ１２₀〜１２_2t+1に最上位（ｄＱ_i
次）係数から順に格納される。そして、Ｑ_i(X)の０次係
数に引き続いてλ_i(X)の係数が最下位（０次）の係数か
ら順に格納される。この場合、ｄＱ_i＋ｄλ_i＝２ｔで常
に次数の和が一定であるから、Ｂ側のレジスタ１２₀〜
１２_2t+1では、上のレジスタ１２₀から順にＱ_i(X)の係
数が格納され、下から順にλ_i(X)の係数が格納されるこ
とになる。

【００７９】以上述べたように係数格納用のレジスタ１
１₀〜１１_2t、１２₀〜１２_2t+1を共用すれば、全体で４
ｔ＋３個のレジスタ数で構成可能になる。そして、初期
設定では、Ｒ₀(X)、Ｑ₀(X)、λ₀(X)、μ₀(X)の次数であ
るｄＲ₀、ｄＱ₀、ｄλ₀、ｄμ₀の初期値は、各々、２ｔ
−１、２ｔ、０、−１と考える。μ₀(X)の次数ｄμ₀の
初期値を−１とするのはアルゴリズムの便宜上の都合で
ある。したがって、Ｒ₀(X)＝Ｓ(X)の２ｔ個の係数（シ
ンドローム）は、レジスタ１１₀〜１１_2t-1に格納さ
れ、μ₀(X)の次数が便宜的に−１になっているので、μ
₀(X)の係数の個数が０、つまり対応するレジスタが無い
ということになり、レジスタ１１_2tには０を設定する。
また、レジスタ１２₀〜１２_2tの初期値は、Ｑ₀(X)＝Ｘ
_2tであるからレジスタ１２₀に１、レジスタ１２₁〜１２
_2tに０を格納する。また、λ₀(X)＝１であるから、レジ
スタ１２_2t+1に１を格納する。また、ＤＲ、ＤＱを格納
する各レジスタ１３、１４に各々２ｔ−１、２ｔを格納
する。なお、初期値を設定する回路は構成図の他に別途
必要である。しかし、これは本質的なものではなく簡単
な回路であるのでここでは省略する。次に、図１を参照
しながらこの構成方法の動作を説明する。まず、初期値
が設定された後に、ユークリッドの互除法が１クロック
に１ステップずつ順に行なわれて行く。各レジスタ１１
₀、１１₁、１１₂、…、１２₀、…、１２_2t+1は各クロッ
クサイクルで演算結果の値を保持することになる。今、
第ｉステップの演算を考えてみる。まず、各レジスタ１
３、１４に格納されているＤＲ_i-1、ＤＱ_i-1の値は動作
モード判断制御回路１５で比較され、ＤＲ_i-1＜ＤＱ_i-1
で、かつ、０検出回路１７からＲ_i-1(X)の最上位係数が
格納されているレジスタ１１₀が０の状態が知らされた
場合にはクロスモード、その他の場合にはノーマルモー
ドであることを認識する。

【００８０】そして、モードが決定すると、ＤＩＶブロ
ック１にある２つの切換器１８、１９及び有限体割算器
１６が動作モードに応じてクロスまたはノーマルに切り
替わる。レジスタ１１₀の値、即ち、Ｒ_i-1(X)の最上位
（ｄＲ_i-1次）の係数とレジスタ１２₀の値、即ち、Ｑ
_i-1(X)の最上位（ｄＱ_i-1次）の係数が切換器１８を通
って有限体割算器１６に入力される。有限体割算器１６
では、図中のＦ、Ｇの入力に対してＦ／Ｇの割算を行
い、その結果Ｓを出力する。一方、ＭＬＴブロック２の
各演算ユニット５₁〜５_2t+1ではＤＩＶブロック１で判
定された動作モードに応じて演算が行なわれる。演算す
る係数の格納されているレジスタ１１₁〜１１_2tのレジ
スタ番号（添字）がｊのレジスタに対して、番号ｊの演
算ユニットが次の表に従って演算を行なう。

【００８１】テーブル１−１ クロスモードの演算表

【表５】 テーブル１−２ ノーマルモードの演算表

【表６】

【００８２】テーブル１−３ シフトモードの演算表

【表７】 そして、演算されたＡ'、Ｂ'は、各々、次のレジスタに
格納され、改訂ユークリッドの互除法における１ステッ
プの演算が終了する。この演算手順を２ｔ回繰り返すこ
とにより、誤り位置多項式σ(X)、誤り評価多項式ω(X)
を求めることが出来る。

【００８３】また、通常、改訂ユークリッドの互除法に
よるアルゴリズムでは、Ｒ_i-1(X)とＱ_i-1(X)の多項式の
組に行なった演算と全く同一の演算をλ_i-1(X)とμ
_i-1(X)の多項式の組に行なう。本構成方法では、Ｒ
_i-1(X)、Ｑ_i-1(X)の多項式の組がＡ側のレジスタ１１₀
〜１１_2tとＢ側のレジスタ１２₀〜１２_2t+1に各々格納
されているのに対して、λ_i-1(X)とμ_i-1(X)の多項式は
逆転して格納されている。このため、Ｒ_i-1(X)とλ
_i-1(X)に対して同一の演算を行なうためには、逆転して
格納されているλ_i-1(X)の係数を元に戻して演算を行な
い結果を再び反転して格納すれば良いことになる。

【００８４】したがって、Ｒ_i-1(X)とＱ_i-1(X)との演算
は、クロスモード、ノーマルモードいずれも次数の少な
い方の係数の数だけ演算を行なえば良い。さらに、Ｒ
_i-1(X)とＱ_i-1(X)の係数が隣合っていないレジスタでは
演算の必要がない。λ_i-1(X)とμ_i-1(X)についても同様
である。例えば、クロスモードの場合には、ｄＲ_i-1＜
ｄＱ_i-1であるから、レジスタ番号ｊが０＜ｊ≦ｄＲ_i-1
の場合にのみ、Ｒ_i-1(X)とＱ_i-1(X)との演算が行なわれ
る。また、ｄＲ_i-1＜ｊ≦ｄＱ_i-1の場合には、Ａ側のレ
ジスタ１１₀〜１１_2tにはＲ_i-1(X)の係数が格納されて
いるが、Ｂ側のレジスタ１２₀〜１２_2t+1にはλ_i-1(X)
の係数が格納されている。この場合には、レジスタに格
納されている係数に対して演算を行なう必要が無く、格
納されている係数を入れ換えれるだけで良いことにな
る。

【００８５】さらに、各レジスタ１１₀〜１１_2t、１２₀
〜１２_2t+1のうち、ｄＱ_i-1＜ｊのレジスタではＡ側に
はμ_i-1(X)、Ｂ側にはλ_i-1(X)が格納されている。そこ
で、Ａ側のレジスタと、Ｂ側のレジスタの値を反転して
ｄＲ_i-1(X)とｄＱ_i-1(X)と同一の演算を行ない結果を再
び反転して格納すれば良いことになる。

【００８６】以上のことから１ステップあたりの演算回
数が常に２ｔ回になり、本構成方法で示す２ｔ＋１個の
演算ユニットで実現できることになる。なお、シフトモ
ードは演算を行なう必要がないが、このシフトモードを
ノーマルモードで有限体割算器１６からの出力Ｓが０で
ある場合と同一の処理を行なうことも可能である。

【００８７】例えば、次の表にしたがって処理すること
も可能である。 テーブル２−１ クロスモードの演算表

【表８】

【００８８】テーブル２−２ ノーマルモード・シフト
モードの演算表

【表９】

【００８９】次に、演算ユニット５₁〜５_2t+1の具体的
な構成であるが、これは既に述べた演算表に示した６種
類の演算が最低限実行できるならどのような構成でも良
い。例えば、上述したように図２の構成方法で実現でき
る。この構成は３つの切替器６〜８と乗算器９及び加算
器１０で構成されており、各切替器６〜８の制御を次表
のように行なえば、必要な演算を実行できる。なお、こ
の切替方法以外の制御方法でも同様の演算が実現でき
る。 テーブル３ 切替器の制御方法

【表１０】 上の表で、切替器７、６についてnormalと書いてあるの
は切替器をＩ−Ｉ'側に切替えることを示し、crossと書
いてあるのは切替器をＨ−Ｈ'側に切替えることを示
す。また、切替器８についてthroughと書いてあるの
は、切替器８をＩ側に切替えることを示し、clearと書
いてあるのは、切替器８をＨ側の０が入力される方に切
替えられることを意味する。

【００９０】この図２に示す構成方法による演算ユニッ
ト５₁〜５_2t1を図１の構成に用いた場合の動作例を図３
〜図７に示す。ここで上げるのは、既に述べた規約多項
式ｇ(X)＝Ｘ⁴＋Ｘ＋1を用いて定義される有限体ＧＦ
（２⁴）を用いてｔ＝２シンボル誤り訂正を行なった動
作例と同一のものである。なお、図３に示すレジスタ１
１₀〜１１₄、１２₀〜１２₅、１３、１４は全て初期設定
が行なわれているものとする。

【００９１】そして、図３に示す如く第１ステップで
は、レジスタ１３に格納されているＤＲの値（ｄＲ₀）
が３でレジスタ１４に格納されているＤＱの値（ｄＱ）
が４でＤＲ＜ＤＱの条件を満たしており、また、レジス
タ１１₀に格納されているＲ₀(X)のｄＲ₀次の係数がα⁸
と非零であるため、動作モードがクロスモードであるこ
とが認識される。そこで、有限体割算器１６の入力側に
ある切替器１８がクロス側に切替えられて1／α⁸なる演
算が行なわれ、割算結果Ｓ＝α⁷が各演算ユニット５₁〜
５₅に対して出力される。このように、図３ではクロス
モードの処理を行なうことになる。したがって、ＭＬＴ
ブロック２の各演算ユニット５₁〜５₅に於いては、先に
述べたテーブル１−１のクロスモードの演算表に基づい
て演算が行なわれる。

【００９２】そして、テーブル１−１によれば、レジス
タ番号ｊのレジスタ１１_j、１２_jのデータに対する演算
は、０＜ｊ≦ｄＲ_i-1、ｄＲ_i-1＜ｊ≦ｄＱ_i-1、ｄＱ_i-1
＜ｊの３つの場合に分かれる。例えば、図３の第１ステ
ップの演算では、ｄＲ₀＝３、ｄＱ₀＝４であるから、レ
ジスタ番号１〜３に対する演算ユニット５₁〜５₃はＡ'
＝Ａ×Ｓ＋Ｂ、Ｂ'＝Ａの演算を行なう。このために
は、切替器７がcross、切替器８がthrough、切替器６が
normalとする。また、レジスタ番号４に対する演算ユニ
ット５₄は、Ａ'＝Ｂ、Ｂ'＝Ａの演算が必要であるか
ら、切替器７がcross、切替器８がclear、切替器６がno
rmalとする。また、残りのレジスタ番号５、６に対する
演算ユニット５₅、５₆は、Ａ'＝Ｂ、Ｂ'＝Ｂ×Ｓ＋Ａの
演算が必要であるから、切替器７がnormal、切替器８が
through、切替器６がcrossとなる。

【００９３】以上述べた第１ステップにおける各演算ユ
ニット５₁〜５₅にある切替器６〜８の動作は図３で示し
たものになる。演算された結果は、次のクロックサイク
ルでは図４に示すように各レジスタ１１₀〜１１₄、１２
₀〜１２₅に格納される。従来の構成方法Ｃによる結果を
示す図１７と、今回提案する構成方法による図４とを比
べてみると、構成方法Ｃによる図１７ではλ₁(X)、μ
₁(X)の係数が各々Ｒ_i(X)、Ｑ_i(X)の後ろに上位係数から
順に格納されているのに対して、本構成方法による図４
ではλ_i(X)、μ_i(X)の格納場所が逆転され、下位係数か
ら順に格納されている。このため、図４では本来不要な
値である係数の値が０である係数を格納せずに済むため
無駄な演算の必要がなくなり、結果として演算器の数が
大幅に削減されていることが判る。

【００９４】また、図４に示す第２ステップの演算で
は、レジスタ１３に格納されているＤＲの値（ｄＲ_i）
が３でレジスタ１４に格納されているＤＱの値（ｄ
Ｑ_i）が３でＤＲ≧ＤＱであるため、動作モードがノー
マルモードの演算を指示していることが認識される。そ
こで、有限体割算器１６の入力側に設けられている切替
器１８がノーマル側に切替えられてα²／α⁸なる演算が
行なわれ、割算結果Ｓ＝α⁹が各演算ユニット５₁〜５₅
に対して出力される。これによって、図４ではノーマル
モードの処理を行なうことになる。したがって、演算は
テーブル１−２のノーマルモードの演算表に基づいて行
なわれる。また、図４に示す第２ステップの演算では、
レジスタ番号１〜３に対応する演算ユニット５₁〜５₃は
Ａ'＝Ｂ×Ｓ＋Ａ、Ｂ'＝Ｂの演算を行なう。このために
は、切替器７がnormal、切替器８がthrough、切替器６
がnormalとする。また、残りのレジスタ番号４、５のレ
ジスタ１１₄、１２₄、１２₅に対する演算ユニット５₄、
５₅は、Ａ'＝Ａ、Ｂ'＝Ａ×Ｓ＋Ｂの演算が必要である
から、切替器７がcross、切替器８がthrough、切替器６
がcrossとなる。

【００９５】以上述べた第２ステップにおける各演算ユ
ニット５₁〜５₅にある切替器６〜８の動作は図４で示し
たものになる。演算された結果は、次のクロックサイク
ルでは図５に示すように各レジスタ１１₀〜１１₄、１２
₀〜１２₅に格納される。結局、図３以下、第１、３ステ
ップがクロスモード、第２、４ステップがノーマルモー
ドで演算が行なわれ最終的に図７においてσ(X)、ω(X)
が得られている。ここで、σ(X)の係数が構成方法Ｃに
よる図２０で得られている係数と、格納場所と、順序と
が共に逆転して得られていることに注意されたい。

【００９６】ここで、図３〜図７の動作に対応する演算
を次表にまとめておく。 ［ステップ１］クロスモードｄＲ＝３、ｄＱ＝４

【表１１】 ［ステップ２］ノーマルモードｄＲ＝３、ｄＱ＝３

【表１２】

【００９７】［ステップ３］クロスモードｄＲ＝２、ｄ
Ｑ＝３

【表１３】 [ステップ４］ノーマルモードｄＲ＝２、ｄＱ＝２

【表１４】 以上述べたように、今回提案する構成方法では、構成方
法Ｃと同じ演算を各ステップで行なっているにも拘ら
ず、各多項式の係数の格納方法と演算ユニット５₁〜５
_2t+1の構成方法を工夫したことにより、多項式の係数を
格納するためのレジスタ数と各演算ステップにおける演
算回数を半減出来ていることが判る。

【００９８】［実施例の効果］また、本構成方法では、
ユークリッドの互除法の各ステップにおいて原理的に必
要な最小の演算回数（乗算回数）２ｔより１多いだけの
２ｔ＋１個の演算ユニット５₁〜５_2t+1でアルゴリズム
を実現することが出来る。勿論、これは各演算ユニット
５₁〜５_2t+1をユークリッドの互除法の１ステップの演
算でただ１回しか使用しない場合である。また、演算途
中に必要な各多項式の係数を格納するためのレジスタ数
が原理的に最小の４ｔ＋３個で実現できる。これは、本
構成法では、先に説明した構成方法Ｃとは、各多項式の
係数の格納方法が全く異なっているためである。すなわ
ち、構成方法Ｃでは、各多項式の係数を独立に格納する
ためのレジスタを必要とした。このため各多項式が最大
次数になっても格納できる数のレジスタ数である８ｔ＋
１個のレジスタ数を用意する必要がある。更に、このレ
ジスタ数の増大が演算ユニット数の増加を招いている。

【００９９】これに対し、本構成方法では図１で示した
ように、Ａ側のレジスタ１１₀〜１１_2tをＲ_i(X)とμ
_i(X)の係数用のレジスタとしている。各演算ステップに
おいては、先ず、ｄＲ_i次の多項式Ｒ_i(X)の最上位（ｄ
Ｒ_i次）係数がレジスタ１１₀に格納され、以下順に下位
の係数が格納される。Ｒ_i(X)の０次の係数に引き続いて
μ_i(X)の係数が最下位（０次）の係数が格納され、以下
順に上位の係数が格納される。したがって、Ａ側のレジ
スタ１１₀〜１１_2tでは、上のレジスタ１１₀から順にＲ
_i(X)の上位係数から格納され、続いてμ_i(X)の下位係数
から順に格納される。また、Ｂ側のレジスタ１２₀〜１
２_2t+1も同様にＱ_i(X)とλ_i(X)の係数用のレジスタであ
る。各演算ステップにおいて、ｄＱ_i次の多項式Ｑ_i(X)
の最上位（ｄＱ_i次）係数がレジスタ１２₀に格納され、
以下順に下位係数が格納される。Ｑ_i(X)の０次係数に引
き続いてλ_i(X)の係数が最下位（０次）の係数が格納さ
れ、以下順に下位係数が格納される。

【０１００】このとき、各多項式の次数には、次のよう
な関係式が成り立つ。

【数４３】 したがって、ｄＱ_iとｄλ_iの和は常に２ｔと一定である
から、Ｂ側のレジスタ１２₀〜１２_2t+1では、２ｔ＋２
個のレジスタのみで良く、更に、Ａ側のレジスタ１１₀
〜１１_2tはＢ側より１個少ない２ｔ＋１個のレジスタで
良いことになる。 また、図１に示す構成方法では、ユ
ークリッドの互除法における１ステップの演算毎にＲ
_i(X)が上位にシフトする（つまりＸが掛けられる）。ま
た、本構成方法のようにλ_i(X)、μ_i(X)を逆転して格納
すると、μ_i(X)とλ_i(X)とは係数が下位から順に格納さ
れているのでμ_i(X)がλ_i(X)に比べて下位にシフトする
ことになり、λ_i(X)がμ_i(X)に比べて上位にシフトした
のと同一の結果が得られる。このとき、Ｒ_i(X)とλ_i(X)
とに演算器を工夫すると、必要な演算を施すことが出来
るように構成されている。

【０１０１】また、各演算ユニット５₁〜５_2t+1の構成
は、図２の構成例では構成方法Ｃで必要な演算ユニット
に比べ、切替器６、切替器８が付加されており、若干構
成が複雑になっている。しかし、この増加は僅かなもの
であり、演算ユニット数と係数格納用レジスタ数が約半
減するため圧倒的な回路規模削減が実現できる。また、
演算ユニット５₁〜５_t+1自体の構成は既に述べた表(テ
ーブル１−１、１−２、１−３）の演算を行なうことが
可能であるならば、どのような構成でも良い。したがっ
て、図２の構成方法の他にも同一の演算を行なう構成は
数多く考えられ、図２の構成方法に比べて構成を複雑に
して高速動作を行う回路構成も考えられる。

【０１０２】なお、本構成において各レジスタ１１₀〜
１１_2t、１２₀〜１２_2t+1、１３、１４を初期化するに
は様々な方法がある。例えば、各レジスタ１１₀〜１１
_2t、１２₀〜１２_2t+1、１３、１４の入力側にセレクタ
を設けて、初期値設定時にこれらの各セレクタを初期値
設定器側に切り替えてこれらの各初期値設定器に設定さ
れている値（初期値）を各レジスタ１１₀〜１１_2t、１
２₀〜１２_2t+1に入力することより、全てのレジスタ１
１₀〜１１_2t、１２₀〜１２_2t+1、１３、１４を同時に初
期化することが可能である。その他に、各々の多項式の
最下位のレジスタ、即ちレジスタ１１_2t、１２_2t+1のみ
に入力用のセレクタを付けて入力端子とすれば、各々の
多項式の初期値をシリアルに入力することにより順次、
初期化することも可能である。

【０１０３】

【発明の効果】以上説明したように本発明によれば、ユ
ークリッドの互除法における１ステップ当たりの最小の
演算回数２ｔより１つだけ多いだけの２ｔ＋１個の演算
ユニット数で、かつ最小のレジスタ数４ｔ＋３個のレジ
スタ数でアルゴリズムを実現することができ、これによ
って回路規模を大幅に低減させることができるととも
に、高速動作を可能にしてスループットを大幅に向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明によるユークリッド互除回路の一実施例
を示すブロック図である。

【図２】図１に示す各演算ユニットの詳細な構成例を示
すブロック図である。

【図３】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図４】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図５】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図６】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図７】図１に示すユークリッド互除回路の動作例を示
す模式図である。

【図８】従来から知られているユークリッドの互除回路
で使用される互除ユニットの一例を示すブロック図であ
る。

【図９】従来から知られているユークリッドの互除回路
の一例を示すブロック図である。

【図１０】図９に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１１】図９に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１２】図９に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１３】図９に示すユークリッドの互除回路の動作例
を示す模式図である。

【図１４】従来から知られているユークリッドの互除回
路の他の一例を示すブロック図である。

【図１５】すでに提案しているユークリッドの互除回路
の一実施例を示すブロック図である。

【図１６】図１５に示すユークリッドの互除回路の動作
例を示す模式図である。

【図１７】図１５に示すユークリッドの互除回路の動作
例を示す模式図である。

【図１８】図１５に示すユークリッドの互除回路の動作
例を示す模式図である。

【図１９】図１５に示すユークリッドの互除回路の動作
例を示す模式図である。

【図２０】図１５に示すユークリッドの互除回路の動作
例を示す模式図である。

【符号の説明】

１ ＤＩＶユニット ２ ＭＬＴユニット ３ 割算ユニット ４ 制御用ユニット ５₀〜５_2t+1 演算ユニット １１₀〜１１_2t Ｒ_i(X)用およびλ_i(X)用のレジスタ １２₀〜１２_2t+1 Ｑ_i(X)用およびμ_i(X)用のレジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 第ｉ回目の互除演算において、Ｒｉ
   （Ｘ）、Ｑｉ（Ｘ）の一方を除多項式、もう一方を被除
   多項式とするとともに、互除結果を算出するための中間
   多項式（μｉ（Ｘ）およびλｉ（Ｘ））を求めるユーク
   リッド互除回路において、 Ｒｉ（Ｘ）とμｉ（Ｘ）で共用する１つのレジスタと、
   Ｑｉ（Ｘ）とλｉ（Ｘ）で共用するもう１つのレジス
   タ、および １つの演算ユニットとによって構成され、縦
   続接続されて、割算結果および前段から出力される値を
   取り込むと共に、切替指令に応じて、多項式を入れ替え
   ないノーマル接続演算、多項式を入れ替えるクロス接続
   演算のいずれか一方を行う複数の演算器と、Ｒｉ（Ｘ）とμｉ（Ｘ）で共用する１つのレジスタと、
   Ｑｉ（Ｘ）とλｉ（Ｘ）で共用するもう１つのレジス
   タ、 および割算器を有し、前記演算器の最終段から出力
   される値を取り込むとともに、切替指令に応じてノーマ
   ル接続割算演算、クロス接続割算演算のいずれか一方を
   行い、この演算結果を前記各演算器に供給する割算ユニ
   ットと、 予め設定されている初期値と前記割算ユニットのレジス
   タに格納されている値とに基づいてノーマル接続または
   クロス接続のいずれかを指定する切替指令を生成して前
   記演算器、割算ユニットに供給する制御用ユニットと、 を備えたことを特徴とするユークリッドの互除回路。