JPH0476540B2

JPH0476540B2 -

Info

Publication number: JPH0476540B2
Application number: JP61022616A
Authority: JP
Inventors: Yasuo Inoe; Yasuhiro Yamada
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1986-02-04
Filing date: 1986-02-04
Publication date: 1992-12-03
Also published as: JPS62180617A; DE3702697C2; US4809275A; DE3702697A1

Description

【発明の詳細な説明】産業上の利用分野本発明はパリテイ生成回路に係り、特にリー
ド・ソロモン符号のパリテイを、簡単な構成によ
り生成するパリテイ生成回路に関する。

従来の技術データ通信、PCM録音再生機、デイジタル・
オーデイオ・デイスク等でのデータ伝送におい
て、伝送すべきデータに所定の方法で生成したパ
リテイ（検査ベクトル）を付加して符号化された
ブロツクとし、このブロツク単位で送信又は記録
し、これを受信又は再生した信号中から上記の伝
送すべきデータの符号誤りを訂正してもとの正し
いデータに復元する誤り訂正方法は従来より良く
知られている。

上記のパリテイ並びにその生成要素である伝送
すべきデータとからなる誤り訂正符号は従来より
各種知られているが、そのうち誤り訂正能力と伝
送情報の冗長度（すなわち、ブロツクにおけるパ
リテイとデータとの割合）においてリード・ソロ
モン符号が優れているので、広く使用されてい
る。

まず、リード・ソロモン符号の一般的な生成原
理について説明する。リード・ソロモン符号の符
号語（ブロツク）の語長がｎ個で、そのうち伝送
すべきデータ（データベクトル）がｋ個、パリテ
イ（検査ベクトル）が（ｎ−ｋ）個であるリー
ド・ソロモン符号は、（ｎ、ｋ）リード・ソロモ
ン符号といわれる（なお、ｎ、ｋは夫々自然数）。
このリード・ソロモン符号の符号語はＷ＝〔C₁、C₂、…、C_o〕 (1) なる行マトリクスＷで表わされる。ただし、C₁
〜C_oはデータ又はパリテイで、データ及びパリ
テイは少なくとも１個以上である。

また、C₁〜C_oは各々ｍビツトのベクトルで、
有限体（ガロア体）GF（2^m）上で定義したリー
ド・ソロモン符号では、上記の各ベクトルはGF
（2^m）の元であり、ｍとｎの間には 2^m−１≧ｎ (2) なる条件が必要であることが知られている。

上記のパリテイは検査マトリクスH₀を H₀＝１ α^n-1 α^2(n-1) 〓 α^(n-k-1)(n-1) ，１，α^n-2 ，α_2(o-2) ，〓，α^(n-k-1)(n-2) ，…，１，…，α ，…，α² 〓，…，α^n-k-1 ，１，１，１〓，１ (3) （ただし、上式中、αは有限体GF（2_n）の原始元
である。）なる（ｎ−ｋ）行ｎ列のマトリクスとすると、シ
ンドロームＳがＳ＝H₀・W^T＝〔０、０、…、０〕^T (4) なる（ｎ−ｋ）個のゼロベクトルからなる列マト
リクスで表わされるように、生成される。なお、
(4)式中、Ｔは転置行列であることを示す。ここで
符号語としてＷ＝〔D₁、D₂、…、D_k、P_k+1、P_k+2、…、P_o〕 (5) （ただし、上式中、D₁〜D_kはデータ、P_k+1〜P_o
はパリテイ）で表わされる、（ｎ、ｋ）リード・ソロモン符号
のパリテイ生成多項式Ｇ(x)について考えると、こ
れはＧ(x)＝（ｘ−１）・（ｘ−α）・（ｘ−α²）・…・（ｘ−α^n-k-1）(6) で表わされる。この(6)式を展開すると次式が得ら
れる。

Ｇ(x)＝x^n-ka₁・x^n-k-1＋a₂・x_o-k-2 ＋…＋a_o-k-1・ｘ＋a_o-k (7) ただし、a₁〜a_o-kはGF（2^m）の原始元αによつ
て表わされる係数である。

符号語Ｗ中のデータ〔D₁、D₂、…、D_k〕を次
式の多項式F_D(x)に対応させる。

F_D(x)＝D₁・x^n-1＋D₂・x^n-2 ＋…＋D_k・x^n-k (8) この多項式F_D(x)をパリテイ生成多項式Ｇ(x)で
除したときに得られる剰余多項式をＲ(x)とするとＲ(x)＝R₁・x^n-k-1＋R₂・x^n-k-2 ＋…＋R_o-k-1・ｘ＋R_o-k (9) となる。また、この場合の商とパリテイ生成多項
式Ｇ(x)との積Ｆ(x)はF_D(x)−Ｒ(x)で表わされるが、
この減算は２を法とする減算（モジユロ２の減
算）だから２を法とする加算と同じであり、よつ
てF_D(x)＋Ｒ(x)で表わせる。よつて、上記Ｆ(x)はＦ(x)＝F_D(x)＋Ｒ(x) ＝D₁・x^n-1＋D₂・x^n-2＋…＋D_k・x^n-k ＋R_1・x^n-k-1＋R₂・x^n-k-2＋…＋R_o-k (10) となり、このＦ(x)はパリテイ生成多項式Ｇ(x)で割
り切れる。

従つて、(5)式のリード・ソロモン符号中のパリ
テイP_k+1、P_k+2、…、P_oは、(10)式から、 R_k+1＝R₁ R_k+2＝R₂ 〓〓 P_o＝R_o-k (11) で表わされる。

そこで、上記の生成原理に基づいて、従来は第
７図及び第８図に示す如く除算回路によるパリテ
イ生成回路があつた。第７図に示す従来回路にお
いて、最初レジスタ３₁〜３_o-kをクリアした後、
入力端子１には(5)式で示される符号語Ｗ中の（ｎ
−ｋ）個のパリテイP_k+1〜P_oをゼロベクトルとす
る符号語がデータD₁、D₂、D₃、…、D_kの順でシ
リアルに入来し、引続いて（ｎ−ｋ）個のゼロベ
クトルが順次入来する。この入力ベクトルは加算
器２_o-k、レジスタ３_o-k、加算器２_o-k-1、レジス
タ３_o-k-1，…、加算器２₁、及びレジスタ３₁の順
でシリアルに転送される。

また、最終段のレジスタ３₁の出力信号は(7)式
に示した係数a₁を乗ずる乗算器４₁に供給される
一方、同様に係数a₂、…、a_o-k-1、a_o-kを各々乗
ずる乗算器４₂，…，４_o-k-1，４_o-kに夫々供給さ
れ、ここで乗算される。乗算器４₁〜４_o-kの各出
力信号は対応する加算器２₁〜２_o-kに各別に供給
される。

ここで、入力ベクトルは夫々ｍビツトのベクト
ルで、有限体GF（2^m）の元であり、これは有限体
GF(2)のｍ次元ベクトルでもある。よつて、乗算
器４₁〜４_o-kは夫々GF（2^m）上の乗算器で、また
加算器２₁〜２_o-kは乗算器４₁〜４_o-kよりのｍビ
ツトの信号（ベクトル）とレジスタ３₂〜３_o-k、
入力端子１よりのｍビツトの信号（ベクトル）と
を、夫々対応するビツト毎に２を法とする加算を
行なうモジユロ２の加算器である。

入力端子１にｋ個のデータと（ｎ−ｋ）個のパ
リテイ（ここではゼロベクトル）とがシリアルに
全部入来した時点においては、（ｎ−ｋ）個のレ
ジスタ３₁，…，３_o-k-1，３_o-kには各々(10)式中の
R₁、…、R_o-k-1、R_o-kが夫々残つている（記憶
されている）。そこで、これらレジスタ３₁〜３_o-
_ｋの値を順次読み出すことにより、パリテイを生
成することができる。

他方、第８図に示す従来のパリテイ生成回路に
おいては、最初すべてのレジスタ８₁〜８_o-kをク
リアした後、入力端子５にはデータ〔D₁、D₂、
…、D_k〕のみがシリアルに入来され、加算器６₁
を通して（ｎ−ｋ）個の乗算器７₁，…，７_o-k-
_１，７_o-kに夫々供給され、ここで(7)式に示した係
数a₁、…、a_o-k-1、a_o-kと乗算される。乗算器７
_１，…，７_o-k-1の各出力信号はレジスタ８₁，…，
８_o-k-1の各入力段に設けられた加算器６₂，…，
６_o-kに別々に供給され、かつ、乗算器７_o-kの出
力信号はレジスタ８_o-kに供給される。レジスタ
８₂〜８_o-kの各出力信号は加算器６₂〜６_o-kに
各々供給され、更に加算器６₂の出力信号はレジ
スタ８₁に供給される。

入力端子５に最終のデータD_kが入力され、更
に加算器６₁、乗算器７₁〜７_o-k及び加算器６₂〜
６_o-kを通してレジスタ８₁〜８_o-kに入力され終つ
た時点での、レジスタ８₁〜８_o-kの記憶置（レジ
スタ値）を夫々読み出すことにより、パリテイを
生成することができる。この第８図の従来回路の
方が、入力はデータD₁〜D_kのみでよいので、ｋ
回の除算過程でよく、ｎ回の除算過程を必要とす
る第７図の従来回路に比し短時間でパリテイを生
成することができる。

しかし、上記の第７図及び第８図に示した従来
回路は、いずれも符号語として W₀＝〔D₁、D₂、…、D_i、P_i+1、…、P_j-1、D_j、…、D_o〕(12) なる式で表わされるような、有限体GF（2^m）の元
からなるデータD₀〜D_i、D_j〜D_o-1とパリテイP_i+1
〜P_j-1のうち、パリテイP_i+1〜P_j-1がデータD₁〜
D_iとD_j〜D_oとの間にある符号語W₀に対しては、
パリテイP_i+1〜P_j-1を生成することができなかつ
た。なお、(12)式中、ｎ−ｋ＝ｊ−ｉ−１で、ｎ＞
ｊ＞ｉである。

このような符号語W₀でもパリテイを生成でき
る従来回路として、パリテイ生成マトリクスによ
るパリテイ生成回路と連立方程式によるパリテイ
生成回路とが従来より知られている。パリテイ生
成マトリクスによる従来のパリテイ生成回路につ
いてまず説明するに、パリテイ生成マトリクスは
前記検査マトリクスH₀の変形により求めること
ができる。(3)式に示した検査マトリクスH₀の或
る行ベクトルを他の行ベクトルに加算すること
（マトリクスの変形）を何度か行なうことにより、
（ｉ＋１）列から（ｊ−ｉ）列までを単位マトリ
クスに変形する。そのマトリクスH₀′は次式で示
される。

ただし、(13)式中a_1,1〜a_o-k,oはマトリクスの各々
の要素で、前記原始元αで表わされる。

このマトリクスH₀′も検査マトリクスであり、
次式を満足する。

これを数式表現すると、となり、これをP_i+1〜P_j-1について解き、かつ、
それをマトリクスで表現すると次式が得られる。

(16)式の左辺を列ベクトルＰ、右辺をマトリクス
H₁と列マトリクスＤで表わすと、次式で書き改
めることができる。

Ｐ＝H₁・Ｄ (17) この（ｎ−ｋ）行ｋ列のマトリクスH₁がパリ
テイ生成マトリクスである。

第９図はこのパリテイ生成マトリクスH₁によ
る従来のパリテイ生成回路で、その入力端子１０
には(12)式の符号語W₀のうち、データD₁〜D_i、D_j
〜D_oのみが順次シリアルに入力される。この入
力データは（ｎ−ｋ）個の乗算器１１₁〜１１_o-k
に夫々供給され、ここでパリテイ生成マトリクス
H₁の（ｎ−ｋ）×ｋ個の係数が予め記憶されてい
るリード・オンリ・メモリ（ROM）１２から読
み出された所定の係数と各々乗算された後、加算
器１３₁〜１３_o-kを通してレジスタ１４₁〜１４_o-
_ｋに供給されて、夫々一時記憶される。ここで、
例えば、最初の入力データD₁は乗算器１１₁〜１
１_o-kの夫々において、ROMにより読み出された
前記パリテイ生成マトリクスH₁の第１列の（ｎ
−ｋ）個の係数a_1,1〜a_o-k,1と乗算される。次の入
力データD₂はROM１２より読み出されたH₁の第
２列の（ｎ−ｋ）個の係数a_1,2〜a_o-k,2と乗算され
た後、加算器１３₁〜１３_o-kでレジスタ１４₁〜
１４_o-kよりの前回の乗算結果と加算された後レ
ジスタ１４₁〜１４_o-kに記憶される。以下、同様
にして、乗算及び加算が順次行なわれ、レジスタ
１４，１４₂，…，１４_o-kからは(16)式による演算
により生成されたパリテイP_i+1、P_i+2、…、P_j-1
が並列に同時に取り出される。

次に連立方程式を用いた従来のパリテイ生成回
路について説明するに、検査演算H₀・W₀ ^Tの結
果（シンドローム）ＳをＳ＝〔S₀、S₁、…、S_o-k-1〕^T (18) とするとＳ＝H₀・W^T (19) となる。ただし、S₀〜S_o-k-1は有限体GF（2^m）の
元である。

これを数式表現すると、となる。ここで、(12)式で示される符号語W₀中の
（ｎ−ｋ）個のパリテイP_i+1〜P_j-1の部分を各々
ゼロベクトルとした符号語 W₀′＝〔D₁、D₂、…、D_i、０、０、…、０、
D_j、…、D_o〕（21）に対するシンドロームを S′＝〔S₀′、S₁′、…、S_o-k-1′〕^T （22）（ただし、S₀′〜S_o-k-1′は有限体GF（2^m）の元）とすると、 S′＝H₀・W′^T となり、これを数式表現するととなる。この（23）式と(20)式とにより次式が求め
られる。

この（24）式はP_i+1〜P_j+1についての（ｎ−
ｋ）元連立一次方程式である。よつて、この連立
方程式を解くことにより、パリテイP_i+1〜P_j-1を
求めることができる。

この生成原理に基づいて構成されたのが、第１
０図に示す如き従来回路で、入力端子１６には
（21）式で示される。パリテイP_i+1〜P_j-1の部分
がゼロベクトルとされた符号語W₀′がシリアルに
入来し、（ｎ−ｋ）個の加算器１７₁〜１７_o-kに
夫々供給される。加算器１７₁〜１７_o-kの各出力
信号は対応するレジスタ１８₁〜１８_o-kに別々に
供給される。レジスタ１８₁の出力信号は直接
（又は１を乗ずる乗算器を通して）加算器１７₁に
供給され、またレジスタ１８₂〜１８_o-kの各出力
信号は夫々α〜α^n-k-1を乗ずる乗算器１９₂〜１
９_o-kを通して加算器１７₂〜１７_o-kに供給され、
ここで入力データと加算される。

以下、上記と同様の動作が繰り返されることに
より、レジスタ１８₁，１８₂，…，１８_o-kから
は（23）式により示されたシンドロームS₀′、
S₁′、…、S_o-k-1′が並列に同時に取り出される。
しかる後に、このシンドロームS₀′〜S_o-k-1′を
（24）式の連立方程式に代入し、更にこの連立方
程式をALU（論理演算ユニツト）などを用いて解
くことにより、パリテイP_i+1〜P_j-1を生成するこ
とができる。

発明が解決しようとする問題点しかるに、(12)式で示されるような符号語W₀の
パリテイを生成する場合、第９図に示した従来の
パリテイ生成回路は、前記パリテイ生成マトリク
スH₁に規則性が無いので、ROM１２を用いてパ
リテイ生成マトリクスH₁の各要素を記憶してお
かなければならず、またROM１２から入力され
る乗算係数が入力データに応じて順次変化するの
で、乗算器１１₁〜１１_o-1はあらゆる乗算係数と
乗算できる構成でなければならないから、回路全
体の規模がかなり大掛りとなり、また極めて高価
となるという問題点があつた。

一方、第１０図に示した従来のパリテイ生成回
路は、第１０図に示した乗算器１９₂〜１９_o-kは
常に一定の乗算係数を入力信号に乗ずる構成であ
るので回路構成は簡単となるが、第１０図に示し
た回路により求めたシンドロームS₀′〜S_o-k+1′を
前記（24）式の連立方程式に代入して、更にこれ
を解いてパリテイP_i+1〜P_j-1を生成するために、
ALUなどを用いて演算ステツプをふむ必要があ
るが、その演算ステツプが極めて多く必要となる
という問題点があつた。

そこで本発明はパリテイ生成多項式に基づく除
算ど相反多項式に基づく除算とを順次行なうこと
により、上記の諸問題点を解決したパリテイ生成
回路を提供することを目的とする。

問題点を解決するための手段第１図は本発明の原理ブロツク図を示す。同図
中、前記(12)式で示される行マトリクスW₀の中の
（ｎ−ｋ）個のパリテイP_i+1〜P_j-1が各々ゼロベ
クトルである（21）式で示される行マトリクス
W₀′の各元が入力端子２１を介して所定の順序で
第１の除算手段２２に供給されて、ここで除算さ
れる。第２の除算手段２３は第１の除算手段２２
による除算結果を初期値とし、かつ、入力元を０
とされて除算を行なう。出力手段２４は第２の除
算手段２３により得られた（ｎ−ｋ）個の除算結
果を、これよりパリテイP_i+1〜P_j-1として取り出
す。

特許請求の範囲第１項記載の発明では、第１の
除算手段２２は前記(6)式及び(7)式に示したパリテ
イ生成多項式Ｇ(x)によるｎ回の除算過程を行な
う。また、第２の除算手段２３は次式Ｇ^＊(x)＝a_o-k・x^n-k＋a_o-k-1 ・x^n-k-1＋… ＋a₁・ｘ＋１で表わされるパリテイ生成多項式Ｇ(x)の相反多項
式Ｇ^＊(x)による除算過程を（ｎ−ｊ＋１）回行な
う。

特許請求の範囲第３項記載の発明では、上記第
１の除算手段２２は上記相反多項式Ｇ^＊(x)による
除算過程をｎ回行ない、上記第２の除算手段２３
は上記パリテイ生成多項式(x)による除算過程をｉ
回行なう。

作用いま、前記（21）式で示される行マトリクス
（符号語）W₀′を以下の多項式F_D(x)′に対応させ
る。

F_D(x)′＝D₁・x^n-1＋D₂・x^n-2＋… ＋D_i・x^n-i＋D_j・x^n-j＋…＋D_o （25）また、生成すべき（ｎ−ｋ）個のパリテイP_i+1
〜P_j-1（ただし、ｎ−ｋ＝ｊ−ｉ−１、2^m−１≧
ｎ、ｎ＞ｊ＞ｉ）についても、同様に次式でに対
応させる。

F_p(x)＝P_i+1・x^n-i-1＋P_i+2・x_o-i-2 ＋…＋P_j-1・x^n-j+1 （26） (12)式で示したもとの符号語W₀に対応する多項
式をF₀(x)とすると、 F₀(x)＝F_D(x)′＋F_p(x) （27）となる。

まず、F_D(x)′をパリテイ生成多項式Ｇ(x)で除し
た剰余多項式をＲ(x)′とすると、Ｒ(x)′＝R₁′・x^n-k-1＋R₂′・x^n-k-2＋… ＋R_o-k-1′・ｘ＋R_o-k′ （28）となる。同様にF_p(x)をパリテイ生成多項式Ｇ(x)
で除した剰余多項式をＲ(x)″とすると、Ｒ(x)″＝R₁″・x^n-k-1＋R₂″・x^n-k-2＋… ＋R_o-k-1″・ｘ＋R_o-k″ （29）となる。多項式F₀(x)はパリテイ生成多項式Ｇ(x)
で割り切れるようにパリテイを生成しているか
ら、 F₀(x)÷Ｇ(x)＝h₁(x) 余り０（30）となる。上式に（27）式を代入すると、（F_D(x)′＋F_p(x)）÷Ｇ(x)＝h₂(x) 余り０（31）となる。また（F_D(x)′＋Ｒ(x)′）÷Ｇ(x)＝h₃(x) 余り０（32）（F_p(x)＋Ｒ(x)″）÷Ｇ(x)＝h₄(x) 余り０（33）であるので、（28）、（29）式を夫々比較して R₁′＝R₁″ R₂′＝R₂″ 〓〓 R_o-k′＝R_o-k″ （34）が成立する。

次に、パリテイ生成多項式Ｇ(x)の相反多項式Ｇ
^＊(x)について考える。相反多項式Ｇ^＊(x)はＧ（x^-1）＝x^-n+k＋a₁・x^-n+k+1＋… ＋a_o-k-1・x^-1＋a_o-k （35）よりＧ^＊(x)＝a_o-k・x^n-k＋a_o-k-1・x^n-k-1＋… ＋a₁・ｘ＋１（36）となる。

ここで、第７図の除算回路を用いてパリテイ生
成多項式Ｇ(x)による入力が０のときの１回の除算
過程を経ると、 y₁′＝a₁・y₁＋y₂ y₂′＝a₂・y₁＋y₃ 〓〓〓 y_o-k-1′＝a_o-k-1y₁＋y_o-k （37）（ただし、y₁〜y_o-kは除算前の（ｎ−ｋ）個の各
レジスタのレジスタ値、y₁′〜y_o-k′は除算後のレ
ジスタ値）が得られる。これをマトリクスで表現すると、となり、これを更に書き改めると y′＝Ｔ・ｙ（39）で表わせる。

同様に、相反多項式Ｇ^＊(x)による入力が０のと
きの１回の除算過程をマトリクス表現すると（ただし、z₁〜z_o-k除算前のレジスタ値、z₁′〜
z_o-k′は除算後のレジスタ値）（40）式の左辺を列ベクトルz′右辺をマトリク
スＴ^＊と列ベクトルｚとすると z′＝Ｔ^＊・ｚ（41）と表現できる。ここでT.T^＊を計算する。

これにより、 y′＝Ｔ・ｙｙ＝Ｔ^＊・y′ z′＝Ｔ^＊・z′＝Ｔ・ｚｚが成立する。

ここで、前記した多項式F_p(x)とＲ(x)′（＝Ｒ
(x)″）との関係をマトリクスＴを用いて表わすと、 R₁′ R₂′ 〓 R_o-k′＝T^n-j+1・P_i+1 P_i+2 〓 P_j-1 （43）となる。従つて、パリテイP_i+1〜P_j-1は上式か
ら、 P_i+1 P_i+2 〓 P_j-1＝（Ｔ^＊）^n-j+1・R₁′ R₂′ 〓 R_o-k′ （44）が成立する。

以上のことから、前記第１の除算手段２２によ
り、パリテイ生成多項式Ｇ(x)によるｎ回の除算過
程により、（28）式を実現し、しかる後に第２の
除算手段２３により、その除算結果（余り）
R₁′〜R_o-k′を初期値とする相反多項式Ｇ^＊(x)によ
る（ｎ−ｊ＋１）回の除算過程を経ることにより
（44）式を実現でき、これにより（44）式からわ
かるように、（ｎ−ｋ）個のパリテイP_i+1〜P_j-1
を生成することができる。以上が特許請求の範囲
第１項の発明によるパリテイの生成原理である。

次に、特許請求の範囲第３項の発明によるパリ
テイの生成原理について説明する。（ｎ、ｋ）リ
ード・ソロモン符号において、符号語Ｗ＝〔C₁、
C₂、…、C_o〕を次式の多項式に対応させる。（但
し、C₁〜C_o中にパリテイがｎ−ｋ個存在する。） F_C(x)＝C₁・x^n-1＋C₂・x^n-2＋… ＋C_o-1・ｘ＋C_o （45）この符号語は、(4)式に示した検査演算 H₀・W^T＝〔０、…、０〕^T を満足しているので、 F_C(1)＝０ F_C（α）＝０〓 F_C（α^n-k-1）＝０（46）である。

ここで、符号語Ｗの中身を逆にならべた符号語
Ｗ^＊＝〔C_o、C_o-k、…、C₁〕を考え、Ｗと同様に
次式に対応させる。

F_C ^＊(x)＝C_o・x^n-1＋C_o-1・x_o-2＋… ＋C₂・ｘ＋C₁ （47）これを変形させると、 F_C ^＊(x)＝x^n-1・（C_o＋C_o+1・x^-1＋… ＋C₂・x^-(n-2)＋C₁・x^-(n-1)）＝x^n-1・F_C（x^-1）（48）となり、（46）式よりとなり、符号語Ｗ^＊に対する生成多項式Ｇ(x)′はＧ(x)′＝（ｘ−１）・（ｘ−１／α）・…・（ｘ−１／α^n-k-1）（50）と考えられる。

ここで、前記パリテイ生成多項式Ｇ(x)は１、
α、…、α^n-k-1の根をもつのに対し、（50）式の
生成多項式Ｇ(x)′は１、１／α、…、１／α^n-k-1
の根、すなわち、Ｇ(x)の根の逆数の根をもつ。よ
つて、生成多項式Ｇ(x)′はパリテイ生成多項式Ｇ
(x)の相反多項式Ｇ^＊(x)である。このことから、符
号語Ｗ^＊に対してもＷと同様に、生成多項式をＧ
^＊(x)、またＧ^＊(x)の相反多項式をＧ(x)として扱う
ことができる。

いま、符号語として、 W₀ ^＊＝〔D_o、…、D_j、P_j-1、…、P_i+1、D_i、
…、D₁〕（51）を考え、この中の（ｎ−ｋ）個のパリテイP_j-1、
…、P_i+1をゼロベクトルとしたものを次式に対応
させる。

F_D ^＊(x)＝D_o・x^n-1＋D_o-1・x^n-2＋… ＋D_j・x^j-1＋D_i・x^i-1＋…＋D₂・ｘ＋D₁（52）パリテイP_j-1、…、P_i+1についても同様に次式
に対応させる。

F_P ^＊(x)＝P_j-1・x^j-2＋P_j-2・x^j-3＋… ＋P_i+1・xⁱ （53）また、F_D ^＊(x)をW₀ ^＊に対する生成多項式Ｇ^＊
(x)で除した剰余多項式と、F_P ^＊(x)をW₀ ^＊に対す
る生成多項式Ｇ^＊(x)で除した剰余多項式は等し
く、それをＲ^＊(x)＝R_o-k ^＊・x^n-k-1＋R_o-k-1 ^＊・x^n-k-2 ＋…＋R₂ ^＊・ｘ＋R₁ ^＊（54）とする。

F_P ^＊(x)とＲ^＊(x)との関係を前記したマトリク
スＴ^＊を用いて表わすと、 R₁ ^＊ R₂ ^＊〓 R_o-k ^＊＝（Ｔ^＊）ⁱ・P_i+1 P_i+2 〓 P_j-1 （55）となる。よつて、上式よりパリテイP_i+1〜P_j-1は
次式で表わせる。

P_i+1 P_i+2 〓 P_j-1＝Tⁱ・R₁ ^＊ R₂ ^＊〓 R_o-k ^＊（56）となる。

以上のことから、（51）式に示した符号後W₀ ^＊
中、（ｎ−ｋ）個のパリテイP_i+1〜P_j-1を夫々ゼ
ロベクトルとしたｎ個のベクトルからなる符号語
を、第１の除算手段２２により、パリテイ生成多
項式Ｇ(x)の相反多項式Ｇ^＊(x)（すなわちW₀ ^＊に
対する生成多項式Ｇ^＊(x)）によるｎ回の除算過程
により（54）式で示される除算結果（剰余）を
得、これを初期値とし、かつ、入力を０とする第
２の除算手段２３により、パリテイ生成多項式Ｇ
(x)（すなわち、W₀ ^＊に対する相反多項式Ｇ(x)）
によるｉ回の除算過程により（56）式で示される
除算を行なうことにより、（56）式からわかるよ
うに（ｎ−ｋ）個のパリテイP_i+k〜P_j-1を生成す
ることができる。なお、本明細書にいう「１回の
除算過程」は、被除多項式の除算対象の次数を１
次分進めること、換言すると、除算対象の最高次
数をＮからＮ−１になるようにすることを意味す
るものとする。

実施例以下、上記の生成原理に基づく本発明の実施例
について説明する。

第２図は本発明の第１実施例のブロツク系統図
を示す。同図中、入力端子２６に入来した入力信
号はゲート回路２７を通して、（21）式で示した
行マトリクスW₀の各元、すなわち各々ｍビツト
の全部でｋ個のデータD₁〜D_i、D_j〜D_oと、各々
ｍビツトの全部で（ｎ−ｋ）個のゼロベクトルと
が、D₁、D₂、…、D_i、０、…、０、D_j、…、D_o
の順序でシリアルに加算器２８_o-kに供給される。
ここで、ゲート回路２７は後述するゲート回路３
４と同様に、第３図に示す如く、ｍ個のAND回
路３９₁〜３９_nが並列に設けられた構成とされて
おり、入力端子２６よりのｍビツトの入力信号
が、各ビツト毎に入力端子３７₁〜３７_oを介して
AND回路３９₁〜３９_nに供給され、かつ、入力
端子３８を介してAND回路３９₁〜３９_nに共通
に制御信号が入力されることにより、入力制御信
号に応じて入力端子３７₁〜３７_nの入力信号を出
力端子４０₁〜４０_nへそのまま出力するか、すべ
て０（ローレベル）の信号を出力端子４０₁〜４０
_ｎへ出力する。なお、データ入力時ゼロベクトル
の入力はこのゲータ回路２７により行なえる。

加算器２８_o-k及び他の（ｎ−ｋ−１）個の加
算器２８₁〜２８_o-k-1は、（ｎ−ｋ）個のデータ
セレクタ２９₁〜２９_o-kのうち対応する一のデー
タセレクタの第１の入力端子Ａに出力信号を供給
する。また、データセレクタ２９₁〜２９_o-kの出
力端子Ｙよりの各出力信号は、各々ｍビツトの全
部で（ｎ−ｋ）個のレジスタ３０₁〜３０_o-kに
別々に供給される。

また、データセレクタ２９₂〜２９_o-kの第２の
入力端子Ｂは加算器２８₁〜２８_o-k-1の各出力信
号が各々供給され、データセレクタ２９₁の第２
の入力端子Ｂにはゲート回路３４の出力信号が供
給される。レジスタ３０₁〜３０_o-k-1の各出力信
号はデータセレクタ３２₁〜３２_o-k-1の第２の入
力端子Ｂに供給され、かつ、レジスタ３０₂〜３
０_o-kの各出力信号はデータセレクタ３２₁〜３２
_{ｏ−ｋ−１}の第１の入力端子Ａに供給される。更に、
レジスタ３０₁の出力信号はデータセレクタ３３
の第１の入力端子Ａに供給され、レジスタ３０_o-
_ｋの出力信号は１／a_o-kを乗ずる乗算器３５を通
してデータセレクタ３３の第２の入力端子Ｂに供
給される。データセレクタ３３のＹ出力端子の出
力信号はゲート回路３４を通して、乗算係数a₁、
…、a_o-k-1、a_o-kの乗算器、３１₁，…，３１_o-k-
_１，３１_o-kに同時に供給され、更にここで乗算さ
れた後加算器２８₁，…，２８_o-k-1，２８_o-kに供
給される。

最初のデータD₁が加算器２８_o-kに入力される
前には、レジスタ３０₁〜３０_o-kは夫々クリアさ
れており、またデータセレクタ２９₁〜２９_o-k，
３２₁〜３２_o-k-1及び３３はすべて第１の入力端
子Ａの入力信号を出力端子Ｙより出力するように
制御され、またゲート回路３４がデータを通すよ
うに制御されている。これにより、第２図に示す
パリテイ生成回路は、第７図に示した回路と同様
の回路構成となり、第１の除算手段２２を構成す
る。ここで、第７図中のレジスタ３₁〜３_o-kをレ
ジスタ３０₁〜３０_o-kで置換し、加算器２₁〜２_o-
_ｋを加算器２８₁〜２８_o-kで置換し、乗算器４₁〜
４_o-kを乗算器３１₁〜３１_o-kで置換した回路が上
記のデータセレクタ２９₁〜２９_o-k，３２₁〜３
２_o-k-1，３３が第１の入力端子Ａの入力信号を
選択出力するときの回路である。

ゲート回路２７を通して或る順番のデータから
次の順番のデータが加算器２８_o-kに供給された
場合のレジスタ値の変化は次式で示す如くにな
る。

r₁ ＝ a₁ ・r₁＋r₂ r₂ ＝ a₂ ・r₁＋r₃ 〓〓〓 r_o-k-1＝a_o-k-1・r₁＋r_o-k r_o-k ＝a_o-k ・r₁＋C_x （57）ただし、（57）式中、r₁、…、r_o-k-1、r_o-kはレ
ジスタ３０₁，…，３０_o-k-1，３０_o-kのレジスタ
値で、C_xは入力データ、a₁、…、a_o-k-1、a_o-kは
乗算器３１₁，…，３１_o-k-1，３１_o-kの乗算係数
（定数）である。

かかる構成によつて、加算器２８_o-kに（21）
式で示された行マトリクスW₀のｎ個の各元が１
個供給されて更にレジスタ３０_o-kに取り込まれ
る毎に１回の除算過程が行なわれ、同様にしてｎ
個の各元がすべて入力し終るとｎ回の除算過程が
行なわれる。その結果、前記したように、レジス
タ３０₁，…，３０_o-k-1，３０_o-kには、R₁′、…、
R_o-k-1′、R_o-k′なる、パリテイ生成多項式Ｇ(x)に
よる除算の結果（剰余）が別々に残ることにな
る。

次に、ゲート回路２７によりゼロベクトルを入
力すると共に、ゲート回路３４を入力通過状態と
し、かつ、すべてのデータセレクタ２９₁〜２９_o
_−ｋ、３２₁〜３２_o-k-1，３３は、第２の入力端子
Ｂの入力信号を出力端子Ｙより選択出力するよう
に切換制御される。この結果、第２図に示す回路
は、等価的に第４図に示す如き回路を構成するこ
とになり、レジスタ３０₁〜３０_o-kに残つている
除算結果R₁′〜R_o-k′を初期値とし、かつ、入力端
子２６が回路と切離されることによつて入力元が
０とされた、相反多項式Ｇ^＊(x)による除算回路を
構成する。

第４図中、第２図と同一構成部分には同一符号
を付してある。この第２の除算回路の構成によつ
てクロツクを１回入力する毎にレジスタ３０₁〜
３０_o-kの記憶値（レジスタ値）は次式に示すよ
うに変化する。

ただし、上式中、１／a_o-kは乗算器３５の乗算
係数、a₁、…、a_o-k-1は乗算器３１₁，…，３１_o-
_ｋ−１の乗算係数、r₁、…、r_o-k-1、r_o-kはレジスタ
３０₁，…，３０_o-k-1，３０_o-kのレジスタ値を示
す。

このようにして、クロツクを全部で（ｎ−ｊ＋
１）回入力し、（ｎ−ｊ＋１）回の除算過程を経
ると、前記第２の除算手段２３を実現でき、その
結果、レジスタ３０₁，…，３０_o-k-1，３０_o-kに
は（44）式で示したように、パリテイP_i+1、…、
P_j-2、P_j-1がレジスタ値として夫々残る。

次に、すべてのデータセレクタ２９₁〜２９_o-
_ｋ，３２₁〜３２_o-k-1，３３は、第１の入力端子Ａ
の入力信号を選択出力するように切換制御され、
かつ、ゲート回路２７及び３４は常時ゼロベクト
ルを出力するように夫々制御される。これによ
り、第２図に示す回路は等価的に第５図に示す如
き回路構成となり、前記出力手段２４を実現する
ことができる。

第５図中、第２図と同一構成部分には同一符号
を付してある。ゲート回路３４の出力ゼロベクト
ルにより、乗算器３１₁〜３１_o-kの各出力信号は
すべてゼロベクトルとなり、よつて出力端子３６
へレジスタ３０₁，…，３０_o-k-1，３０_o-kに記憶
されているパリテイP_i+1、…、P_j-2、P_j-1を順次
シリアルに取り出すことができる。

本実施例によれば、乗算器３１₁〜３１_o-k，３
５はすべて一定の乗算係数を乗ずる簡単な構成と
することができ、ALU等も必要とせず、更に２
段階の除算においてレジスタ３０₁〜３０_o-kを共
用できるので、回路を極めて簡単かつ、安価に構
成することができる。

次に本発明の第２実施例につき説明するに、第
６図は本発明の第２実施例のブロツク系統図を示
す。同図中、第２図と同一構成部分には同一符号
を付し、その説明を省略する。本実施例は第１実
施例に比し、入力端子４２、ゲート回路４３及び
加算器４４が夫々追加され、かつ、入力端子２
６、ゲート回路２７及び加算器２８_o-kが削除さ
れている。入力端子４２に入来したｋ個のデータ
D_o〜D_j、D_i〜D₁はゲート回路４３を通して、ま
たゲート回路４３により、前記（51）式に示した
符号語W₀ ^＊中、パリテイP_i+1〜P_j-1が夫々ゼロベ
クトルとされて全部でｎ個の元がD_o、D_o-1、…、
D₂、D₁の順で加算器４４に供給される。

ここで、レジスタ３０₁〜３０_o-kを夫々クリア
した後、最初はデータセレクタ２９₁〜２９_o-k，
３２₁〜３２_o-k-1，３３はすべて第２の入力端子
Ｂの入力信号を選択出力するよう切換制御され、
かつ、ゲート回路３４はデータセレクタ３３の出
力信号を通過させる。これにより、第６図の回路
は第４図に示した回路に、レジスタ３０₁の入力
側に乗算器３５の出力信号とゲート回路４３より
の信号とを加算する加算器４４を付加した構成と
等価となる。かかる構成の除算回路によつて、上
記入力ベクトルに対して相反多項式Ｇ^＊(x)による
ｎ回の除算過程が行なわれ、この第１の除算手段
２２による（54）式で示した除算結果R₁ ^＊、…、
R_o-k-1 ^＊、R_o-k ^＊がレジスタ３０₁，…，３０_o-k
_−１，３０_o-kに残る。

次に、すべてのデータセレクタ２９₁〜２９_o-
_ｋ，３２₁〜３２_o-k-1，３３は第１の入力端子Ａの
入力信号を選択出力するよう切換制御され、か
つ、ゲート回路３４がデータセレクタ３３の出力
信号を通過させるよう制御される。これにより、
第６図に示す回路は、第７図に示した回路と略同
様であるが、加算器２_o-kに相当する加算器がな
く、係数a_o-kを乗ずる乗算器３１_o-k（第７図で
は4_o-k）から直接にレジスタ３０_o-k（第７図で
は3_o-k）に信号が供給される回路と等価となる。

これにより、入力端子４２より入力は供給され
ず、第１の除算手段２２による除算結果を初期値
とし、入力元が０である上記構成回路による除算
過程がｉ回行なわれる。（56）式に示したこのパ
リテイ生成多項式Ｇ(x)によるｉ回の除算過程が終
了すると、レジスタ３０₁，…，３０_o-kにはパリ
テイP_i+1〜P_j-1が残る。

次に、データセレクタ２９₁〜２９_o-k，３２₁
〜３２_o-k-1，３３をそのまま第１の入力端子Ａ
の入力信号を選択出力する状態とし、かつ、ゲー
ト回路３４及び４３より夫々ゼロベクトルが出力
されるよう制御し、この状態において、上記の第
２の除算手段２３によつて生成され、レジスタ３
０₁〜３０_o-kに残つたレジスタ値は、レジスタ３
０₁，３０₂，…，３０_o-k-1，３０_o-kのレジスタ
値の順でパリテイP_i+1、P_i+2、…、P_j-2、P_j-1と
して端子３６より順次読み出される。

なお、第２図及び第６図の各実施例において、
レジスタ３０₁〜３０_o-kよりレジスタ値を読み出
す場合、データセレクタ２９₁〜２９_o-k，３２₁
〜３２_o-k-1，３３をすべて第２の入力端子Ｂの
入力信号を選択出力するように切換制御してもよ
く、この場合はレジスタ３０_o-kよりP_j-1、P_j-2、
…、P_i+1の順でパリテイが読み出される。

また、第２図と第６図の各実施例回路を組合わ
せて、入力端子を２つもつ構成とし、D₁から符
号語を入力する場合のパリテイ生成と、D_oから
の符号語を入力する場合のパリテイ生成とを選択
的に行なえる構成としてもよく、その場合使用し
ない一方の入力端子の入力は常にゼロベクトルと
される。

なお、上記の各実施例ではレジスタや乗算器を
共用して第１及び第２の除算手段を実現するよう
にしたが、第１の除算手段による回路と第２の除
算手段による回路とを別々に構成してもよいこと
は勿論である。

発明の効果上述の如く、本発明によれば、データ間にパリ
テイがある（ｎ、ｋ）リード・ソロモン符号のパ
リテイを生成する場合、乗算器の各々は一定値を
乗算する構成の乗算器でよく、また多くの係数を
記憶しておくメモリが不要であり、更にALUな
どを用いた数多くの演算ステツプより少ない演算
ステツプで済むので、回路を簡単、かつ、安価に
構成することができ、更に２段階の除算をレジス
タ及び乗算器が共通に使えるようデータセレクタ
により信号を切換えることにより、より一層、回
路を簡単、かつ、安価に構成することができる等
の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図及び
第６図は夫々本発明の各実施例を示すブロツク系
統図、第３図は第２図及び第６図中のゲート回路
の一例の回路図、第４図及び第５図は夫々第２図
の各段階での等価回路を示すブロツク系統図、第
７図乃至第１０図は夫々従来回路の各例を示すブ
ロツク系統図である。２₁〜２_o-k，２８₁〜２８_o-k，４４……加算器、
４₁〜４_o-k，３１₁〜３１_o-k……乗算器、２１，
２６，４２……入力端子、２２……第１の除算手
段、２３……第２の除算手段、２４……出力手
段、２７，３４，４３……ゲート回路、２９₁〜
２９_o-k，３２₁〜３２_o-k-1，３３……データセレ
クタ、３０₁〜３０_o-k……レジスタ。

Claims

【特許請求の範囲】１各々ｍビツトの全部でｋ個のデータD₁〜D_i、
D_j〜D_o（ただし、ｎ−ｋ＝ｊ−ｉ−１、2^m−１≧
ｎ、ｎ＞ｊ＞ｉ）と、各々ｍビツトの全部で（ｎ
−ｋ）個のパリテイP_i+1〜P_j-1とが、 W₀＝〔D₁、D₂、…、D_i、P_i+1、 …、P_j-1、D_j、…、D_o〕なる行マトリクスW₀で表わされるリード・ソロ
モン符号中のパリテイP_i+1〜P_j-1を生成する回路
において、前記行マトリクスW₀中のパリテイP_i+1〜P_j-1が
各々ゼロベクトルである W₀′＝〔D₁、D₂、…、D_i、０、 …、０、D_j、…、D_o〕なる行マトリクスW₀′の各元が順次D₁、D₂、…、
D_oの順で入力されて、次式Ｇ(x)＝（ｘ−１）・（ｘ−α）・…・（ｘ−α^n-k-1）＝x^n-k＋a₁・x^n-k-1＋a₂・x^n-k-2 ＋…＋a_o-k-1・ｘ＋a_o-k （ただし、αは有限体GF（2^m）の原始元、a₁〜
a_o-kは定数）で表わされるパリテイ生成多項式Ｇ(x)による除算
過程をｎ回行なう第１の除算手段と、該第１の除算手段による除算結果を初期値と
し、かつ、入力元を０とされて次式Ｇ^＊(x)＝a_o-k・x^n-k＋a_o-k-1・x^n-k-1 ＋…＋a₁・ｘ＋１で表わされる前記パリテイ生成多項式Ｇ(x)の相反
多項式Ｇ^＊(x)による除算過程を（ｎ−ｊ＋１）回
行なう第２の除算手段と、該第２の除算手段による（ｎ−ｋ）個の除算結
果を前記パリテイP_i+1〜P_j-1として取り出す出力
手段とよりなることを特徴とするパリテイ生成回
路。２（ｎ−ｋ）個のレジスタと、（ｎ−ｋ）個の
加算器と、（ｎ−ｋ−１）個の第１の乗算器と、
各１個の第２及び第３の除算器と、該レジスタの
出力信号を切換えると共に該レジスタの入力信号
を切換える切換手段とよりなり、該切換手段の切
換により該第１及び第２の除算手段を、該レジス
タ、該加算器及び該第１の乗算器を夫々共用して
順次に構成し、該第１の除算手段は（ｎ−ｋ）個
の該レジスタのうち最終段の一のレジスタの出力
信号を該第１の乗算器を並列に通して（ｎ−ｋ−
１）個の該加算器に別々に供給して該最終段の一
のレジスタを除く（ｎ−ｋ−１）個のレジスタの
各出力信号と加算して次段の該レジスタへ供給す
ると共に、該最終段の一のレジスタの出力信号を
該第２の乗算器を通して得た信号と入力信号とを
一の該加算器を通して初段の一の該レジスタに供
給する構成とし、該第２の除算手段は該第１の除
算手段において初段であつた一のレジスタの出力
信号を該第３の乗算器を通して（ｎ−ｋ−１）個
の該第１の乗算器へ並列に供給すると共に該第１
の除算手段において最終段であつた一のレジスタ
へ供給し、該第１の乗算器の出力信号と該第１の
除算手段において初段であつた一のレジスタを除
く（ｎ−ｋ−１）個のレジスタの各出力信号とを
該加算器を通して次段の該レジスタへ供給する構
成としたことを特徴とする特許請求の範囲第１項
記載のパリテイ生成回路。３各々ｍビツトの全部でｋ個のデータD₁〜D_i、
D_j〜D_o（ただし、ｎ−ｋ＝ｊ−ｉ−１、2^m−１≧
ｎ、ｎ＞ｊ＞ｉ）と、各々ｍビツトの全部で（ｎ
−ｋ）個のパリテイP_i+1〜P_j-1とが、 W₀＝〔D₁、D₂、…、D_i、P_i+1、 …、P_j-1、D_j、…、D_o〕なる行マトリクスW₀で表わされるリード・ソロ
モン符号中のパリテイP_i+1〜P_j-1を生成する回路
において、前記行マトリクスW₀中のパリテイP_i+1〜P_j-1が
各々ゼロベクトルである W₀′＝〔D₁、D₂、…、D_i、０、 …、０、D_j、…、D_o〕なる行マトリクスW₀′の各元が順次D_o、…、D_j、
０、…、０、D_i、…、D₂、D₁の順で入力されて、Ｇ(x)＝（ｘ−１）・（ｘ−α）・…・（ｘ−α^n-k-1）＝x^n-k＋a₁・x^n-k-1＋a₂・x^n-k-2 ＋…＋a_o-k-1・ｘ＋a_o-k （ただし、αは有限体GF（2^m）の原始元、a₁〜
a_o-kは定数）で表わされるパリテイ生成多項式Ｇ(x)の次式で示
される相反多項式Ｇ^＊(x) Ｇ^＊(x)＝a_o-k・x^n-k＋a_o-k-1・x^n-k-1 ＋…＋a₁・ｘ＋１による除算過程をｎ回行なう第１の除算手段と、
該第１の除算手段による除算結果を初期値とし、
かつ、入力元を０とされて前記パリテイ生成多項
式Ｇ(x)による除算過程をｉ回行なう第２の除算手
段と、該第２の除算手段による（ｎ−ｋ）個の除算結
果を前記パリテイP_i+1〜P_j-1として取り出す出力
手段とよりなることを特徴とするパリテイ生成回
路。４（ｎ−ｋ）個のレジスタと、（ｎ−ｋ）個の
加算器と、（ｎ−ｋ−１）個の第１の乗算器と、
各１個の第２及び第３の除算器と、該レジスタの
出力信号を切換えると共に該レジスタの入力信号
を切換える切換手段とよりなり、該切換手段の切
換により該第１及び第２の除算手段を、該レジス
タ、該加算器及び該第１の乗算器を夫々共用して
順次に構成し、該第１の除算手段は（ｎ−ｋ）個
の該レジスタのうち最終段の一のレジスタの出力
信号を該第３の乗算器で乗算して得た信号を（ｎ
−ｋ−１）個の該第１の乗算器を並列に通して該
最終段の一のレジスタを除く（ｎ−ｋ−１）個の
レジスタの各出力信号と（ｎ−ｋ−１）個の該加
算器により加算して次段の該レジスタへ供給する
と共に、該第３の乗算器の出力信号と入力信号と
を残りの一の該加算器を通して初段の一の該レジ
スタに供給する構成とし、該第２の除算手段は該
第１の除算手段において初段であつた一のレジス
タの出力信号を該第１の乗算器へ並列に供給する
と共に該第１の乗算器を通して該第１の除算手段
において最終段であつた一のレジスタへ供給し、
該第１の乗算器の出力信号と該第１の除算手段に
おいて初段であつた一のレジスタを除く（ｎ−ｋ
−１）個のレジスタの各出力信号とを該加算器を
通して次段の該レジスタへ供給する構成としたこ
とを特徴とする特許請求の範囲第３項記載のパリ
テイ生成回路。