JPH0778748B2 - ガロア体演算ユニット - Google Patents
ガロア体演算ユニットInfo
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- JPH0778748B2 JPH0778748B2 JP59074272A JP7427284A JPH0778748B2 JP H0778748 B2 JPH0778748 B2 JP H0778748B2 JP 59074272 A JP59074272 A JP 59074272A JP 7427284 A JP7427284 A JP 7427284A JP H0778748 B2 JPH0778748 B2 JP H0778748B2
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- bit
- multiplication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
- G06F7/726—Inversion; Reciprocal calculation; Division of elements of a finite field
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、誤り訂正符号の復号器等に用いるガロア体
（2m）上における演算ユニットに関するものである。な
お、ｍは整数であり、以下においても同様である。
（2m）上における演算ユニットに関するものである。な
お、ｍは整数であり、以下においても同様である。
［従来技術］ 従来、この種の演算ユニットとして、電子通信学会論文
誌1980年12月Vol.J63−D,No.12「ROMを用いたBCH符号の
復号法の一構成法」（以下これを「引例１」という）に
述べられている、第１図，第２図に示すものがあった。
第１図は乗算回路であり、第２図は除算回路である。各
図において、1,2,6,7は零元検出回路、3,9はｍビット全
加算器、4,10は出力補正回路、5,11は零元出力回路、８
は“1"の補数器である。
誌1980年12月Vol.J63−D,No.12「ROMを用いたBCH符号の
復号法の一構成法」（以下これを「引例１」という）に
述べられている、第１図，第２図に示すものがあった。
第１図は乗算回路であり、第２図は除算回路である。各
図において、1,2,6,7は零元検出回路、3,9はｍビット全
加算器、4,10は出力補正回路、5,11は零元出力回路、８
は“1"の補数器である。
この第１図および第２図の説明に入る前に、まずガロア
体の元の表現法をGF（28）上の元を例にとり説明する。
体の元の表現法をGF（28）上の元を例にとり説明する。
原始多項式x8＋x4＋x3＋x2＋１＝０の根をαとし、αを
（00000010）２進数で表記すると、α2,α3,…は以下の
ようになる。
（00000010）２進数で表記すると、α2,α3,…は以下の
ようになる。
この元の表現法を、ここでは「ベクトル表現」と呼ぶこ
とにする。ベクトル表現の一覧を第１表に示す。
とにする。ベクトル表現の一覧を第１表に示す。
この第１表に基づいて、ベクトル表現された元をαのべ
き乗で表現することができる。これをここでは基の「対
数表現」と呼ぶこととし、その一覧を第２表に示す。但
し、第２表において、零元には該当する対数表現は存在
しないので、（11111111）で、便宜上表現している。
き乗で表現することができる。これをここでは基の「対
数表現」と呼ぶこととし、その一覧を第２表に示す。但
し、第２表において、零元には該当する対数表現は存在
しないので、（11111111）で、便宜上表現している。
さて、以上のガロア体の元の表現法を理解した上で、次
に前述の第１図および第２図の回路の動作について説明
をする。
に前述の第１図および第２図の回路の動作について説明
をする。
第１図の乗算回路において、入力元x,yは対数表現され
ており、零元検出回路1,2にて、それぞれ零元であるか
どうかが検査される。もし、どちらかを一方でも零元で
あれば、零元検出回路５より乗算結果として零元が出力
される。続いて、入力元x,yは、ｍ（＝８）ビット全加
算器３にて加算される。加算回路が2m−１以上であれ
ば、出力補正回路４でさらに１を加算する。以上の動作
は、第２表の対数表現された元では、乗算が2m−１を法
とする加算に置換えられることから容易に理解できる。
ており、零元検出回路1,2にて、それぞれ零元であるか
どうかが検査される。もし、どちらかを一方でも零元で
あれば、零元検出回路５より乗算結果として零元が出力
される。続いて、入力元x,yは、ｍ（＝８）ビット全加
算器３にて加算される。加算回路が2m−１以上であれ
ば、出力補正回路４でさらに１を加算する。以上の動作
は、第２表の対数表現された元では、乗算が2m−１を法
とする加算に置換えられることから容易に理解できる。
次に、第２図の除算回路においては、除算元ｘを１の補
数器８に入力した後、その出力と被除算元ｙをｍ（＝
８）ビット加算器９に入力し、出力補正回路10、零元出
力回路11を経て演算結果（ｘ−ｙ）が得られる。ここで
は、除算元ｘが零元の場合は解が求まらないので、除算
エラー信号を出力するようにしている。
数器８に入力した後、その出力と被除算元ｙをｍ（＝
８）ビット加算器９に入力し、出力補正回路10、零元出
力回路11を経て演算結果（ｘ−ｙ）が得られる。ここで
は、除算元ｘが零元の場合は解が求まらないので、除算
エラー信号を出力するようにしている。
このように、引例１に記載の構成では、乗算または除算
のいずれかの演算しか可能ではないので、引例１に記載
の構成で復号器を構成しようとすれば、引例１にも述べ
られているように、並列に乗算，除算等の回路を準備せ
ねばならず、回路規模が大きくなるという欠点があっ
た。しかも、復号器のアルゴリズムを変更しようとすれ
ば、回路をすべて置換えなければならないという欠点も
あった。
のいずれかの演算しか可能ではないので、引例１に記載
の構成で復号器を構成しようとすれば、引例１にも述べ
られているように、並列に乗算，除算等の回路を準備せ
ねばならず、回路規模が大きくなるという欠点があっ
た。しかも、復号器のアルゴリズムを変更しようとすれ
ば、回路をすべて置換えなければならないという欠点も
あった。
さらに、この発明にとって興味深い他の先行技術とし
て、米国特許番号4,162,480号の“GALOIS FIELD CPMP
UTER"（以下「引例２」という）がある。この引例２で
は、演算ユニットとして、第３図に示すものを用いてい
る。第３図において、12,13,14,15はレジスタ、16はGal
ois field combinatorial logicである。
て、米国特許番号4,162,480号の“GALOIS FIELD CPMP
UTER"（以下「引例２」という）がある。この引例２で
は、演算ユニットとして、第３図に示すものを用いてい
る。第３図において、12,13,14,15はレジスタ、16はGal
ois field combinatorial logicである。
この図に示す構成で行なえる演算は、 ｘ＊ｙ（乗算） ｘ＊ｙｚ（乗算＋加算） ｘ＊ｘ α＊ｘ に限られる。よって、引例２においては、除算ができな
いという欠点が存在する。
いという欠点が存在する。
［発明の概要］ それゆえに、この発明は、上記のような従来のものの欠
点を除去するためになされたもので、乗除算手段と加算
手段とを有機的に結合することにより、すべての組合わ
せ演算が１クロックで実行可能であり、しかも回路規模
の小さいガロア体演算ユニットを提供することを目的と
している。
点を除去するためになされたもので、乗除算手段と加算
手段とを有機的に結合することにより、すべての組合わ
せ演算が１クロックで実行可能であり、しかも回路規模
の小さいガロア体演算ユニットを提供することを目的と
している。
［発明の実施例］ 以下、この発明の一実施例について、図面を参照して説
明をする。
明をする。
第４図は、この発明の一実施例の構成ブロック図であ
る。第４図において、17,18,20,21,23,24,26,29,31,33
は、それぞれ入力端子である。また、19,22,25はレジス
タ、27,30,34は選択回路、28は２を法とする加算回路、
32は乗除算手段、35は出力端子である。
る。第４図において、17,18,20,21,23,24,26,29,31,33
は、それぞれ入力端子である。また、19,22,25はレジス
タ、27,30,34は選択回路、28は２を法とする加算回路、
32は乗除算手段、35は出力端子である。
入力端子23,20,17からそれぞれ入力される入力元x,y,z
は、クロック入力端子24,21,18からのクロックにより、
レジスタ25,22,19に保持される。選択回路27,30,34は、
コントロール入力端子26,29,33から入力される入力信号
が、論理“1"のとき、それぞれ、レジスタ25の出力ｘ、
加算回路28の出力ａ、加算回路28の出力ａを選択する。
逆に、コントロール入力端子26,29,33からの入力信号
が、論理“0"のとき、それぞれ、乗除算手段32の出力
ｑ、レジスタ25の出力ｘ、乗除算手段32の出力ｑを選択
する回路である。
は、クロック入力端子24,21,18からのクロックにより、
レジスタ25,22,19に保持される。選択回路27,30,34は、
コントロール入力端子26,29,33から入力される入力信号
が、論理“1"のとき、それぞれ、レジスタ25の出力ｘ、
加算回路28の出力ａ、加算回路28の出力ａを選択する。
逆に、コントロール入力端子26,29,33からの入力信号
が、論理“0"のとき、それぞれ、乗除算手段32の出力
ｑ、レジスタ25の出力ｘ、乗除算手段32の出力ｑを選択
する回路である。
レジスタ22の出力ｙと選択回路30の出力とは、乗除算手
段32の入力となっており、レジスタ19の出力ｚと選択回
路27の出力とは、加算回路28の入力となっている。そし
て、コントロール入力端子31の信号が、論理“0"のと
き、乗除算手段32の乗算を行ない、反対のコントロール
入力端子31の入力信号が、論理“1"のとき、乗除算手段
32は除算を行なう。したがって、コントロール入力端子
26,29,31,33の信号と、出力端子35に現われる出力の関
係は、次の第３表のようになる。
段32の入力となっており、レジスタ19の出力ｚと選択回
路27の出力とは、加算回路28の入力となっている。そし
て、コントロール入力端子31の信号が、論理“0"のと
き、乗除算手段32の乗算を行ない、反対のコントロール
入力端子31の入力信号が、論理“1"のとき、乗除算手段
32は除算を行なう。したがって、コントロール入力端子
26,29,31,33の信号と、出力端子35に現われる出力の関
係は、次の第３表のようになる。
ここに、「×」「÷」はGF（28）上における乗算，除
算、「」はGF（２）上における加算である。また、
「−」はコントロール信号の論理レベルがどのレベルで
もよいことを示している。したがって、入力端子26,29
のコントロール信号は同一のものを使用できることがわ
かる。
算、「」はGF（２）上における加算である。また、
「−」はコントロール信号の論理レベルがどのレベルで
もよいことを示している。したがって、入力端子26,29
のコントロール信号は同一のものを使用できることがわ
かる。
加算回路28は、２を法としており、イクスクルーシブ・
オアゲートで容易に構成できる。乗除算手段32について
は、第５図および第６図を参照して、次に詳しい説明を
する。
オアゲートで容易に構成できる。乗除算手段32について
は、第５図および第６図を参照して、次に詳しい説明を
する。
第５図において、31,101,102は入力端子、103,104は対
数変換回路、105は乗除算コントロール回路、106,107は
零検出回路、108は2k−１（ｋ＝８）を法とする加算回
路、108はベクトル変換回路、110はゲート回路、111は
出力端子である。
数変換回路、105は乗除算コントロール回路、106,107は
零検出回路、108は2k−１（ｋ＝８）を法とする加算回
路、108はベクトル変換回路、110はゲート回路、111は
出力端子である。
入力端子101,102から、それぞれベクトル表現された元
y,x′が入力される。y,x′は零検出回路106,107で零元
であるかどうかが検出され、どちらか一方が零元であれ
ば、ゲート回路110から零元を出力信号ｑとして出力端
子111に出力する。ｘ′,yは、対数変換回路104,103で、
それぞれ対数表現された元に変換される。対数表現され
た元ｙは乗除算コントロール回路105で、除算時は１の
補数が、乗算時はそのままの値が、それぞれ出力され
る。
y,x′が入力される。y,x′は零検出回路106,107で零元
であるかどうかが検出され、どちらか一方が零元であれ
ば、ゲート回路110から零元を出力信号ｑとして出力端
子111に出力する。ｘ′,yは、対数変換回路104,103で、
それぞれ対数表現された元に変換される。対数表現され
た元ｙは乗除算コントロール回路105で、除算時は１の
補数が、乗算時はそのままの値が、それぞれ出力され
る。
そして、対数変換回路104の出力および乗除算コントロ
ール回路105の出力は2k−１（ｋ＝８）を法とする加算
回路108で加算され、ベクトル変換回路109でベクトル表
現された元に戻され、ゲート回路110を経て出力端子111
へ送られる。
ール回路105の出力は2k−１（ｋ＝８）を法とする加算
回路108で加算され、ベクトル変換回路109でベクトル表
現された元に戻され、ゲート回路110を経て出力端子111
へ送られる。
ここに示す対数変換回路103,104、ベクトル変換回路109
は、それぞれ第２表および第１表に示されている値をRO
M等に蓄えておくことにより、容易に実現できる。ま
た、乗除算コントロール回路105は、一方をデータｙ、
他方を入力端子31からのコントロール信号としたイクス
クルーシブ・オア回路により構成できる。
は、それぞれ第２表および第１表に示されている値をRO
M等に蓄えておくことにより、容易に実現できる。ま
た、乗除算コントロール回路105は、一方をデータｙ、
他方を入力端子31からのコントロール信号としたイクス
クルーシブ・オア回路により構成できる。
上述の乗除算手段は、第６図に示す他の構成によっても
実現することができる。第６図において、121は逆元発
生回路、122は選択回路、123は乗算回路である。
実現することができる。第６図において、121は逆元発
生回路、122は選択回路、123は乗算回路である。
第６図の構成では、演算はベクトル表現されたままで行
なわれる。入力端子31からのコントロール信号により、
除算時は逆元発生回路121からの出力を、乗算時は入力
端子101からの出力を、それぞれ選択回路122で選択し
て、除算回路123へ出力することにより乗除算を行なう
ことができる。ここで、逆元発生回路121は、たとえば
α１に対してα-1（＝α254）、α２に対してα-2（＝
α253）、…、α254に対してα-254（＝α１）を発生さ
せるものであり、ROM等で容易に構成できる。
なわれる。入力端子31からのコントロール信号により、
除算時は逆元発生回路121からの出力を、乗算時は入力
端子101からの出力を、それぞれ選択回路122で選択し
て、除算回路123へ出力することにより乗除算を行なう
ことができる。ここで、逆元発生回路121は、たとえば
α１に対してα-1（＝α254）、α２に対してα-2（＝
α253）、…、α254に対してα-254（＝α１）を発生さ
せるものであり、ROM等で容易に構成できる。
乗算回路123は、以下のようにして構成される。すなわ
ち、入力元ｘ′,yを ｘ′＝a7α７＋a6α６＋…＋a0 ｙ＝b7α７＋b6α６＋…＋b0 と多項式表現する。そして ｘ′・ｙ＝（a7α７＋a6α６＋…＋a0） ×（b7α７＋b6α６＋…＋b0） の演算をα８＝α４＋α３＋α２＋１を用いて実行する
と、 Ｃ＝ｘ′・ｙ＝C7α７＋C6α６＋…＋C0の形にまとめる
ことができる。ここに各係数C7,C6,…,C0は、次頁およ
び次々頁に示すようになる。
ち、入力元ｘ′,yを ｘ′＝a7α７＋a6α６＋…＋a0 ｙ＝b7α７＋b6α６＋…＋b0 と多項式表現する。そして ｘ′・ｙ＝（a7α７＋a6α６＋…＋a0） ×（b7α７＋b6α６＋…＋b0） の演算をα８＝α４＋α３＋α２＋１を用いて実行する
と、 Ｃ＝ｘ′・ｙ＝C7α７＋C6α６＋…＋C0の形にまとめる
ことができる。ここに各係数C7,C6,…,C0は、次頁およ
び次々頁に示すようになる。
C7＝a6b7＋a7b6 ＋a5b7＋a6b6＋a7b5 ＋a4b7＋a5b6＋a6b5＋a7b4 ＋a0b7＋a1b6＋a2b5＋a3b4＋a4b3＋a5b2＋a6b1＋a7b0 C6＝a5b7＋a6b6＋a7b5 ＋a4b7＋a5b6＋a6b5＋a7b4 ＋a3b7＋a4b6＋a5b5＋a6b4＋a7b3 ＋a0b6＋a1b5＋a2b4＋a3b3＋a4b2＋a5b1＋a6b0 C5＝a4b7＋a5b6＋a6b5＋a7b4 ＋a3b7＋a4b6＋a5b5＋a6b4＋a7b3 ＋a2b7＋a3b6＋a4b5＋a5b4＋a6b3＋a7b2 ＋a0b5＋a1b4＋a2b3＋a3b2＋a4b1＋a5b0 C4＝a7b7 ＋a3b7＋a4b6＋a5b5＋a6b4＋a7b3 ＋a2b7＋a3b6＋a4b5＋a5b4＋a6b3＋a7b2 ＋a1b7＋a2b6＋a3b5＋a4b4＋a5b3＋a6b2＋a7b1 ＋a0b4＋a1b3＋a2b2＋a3b1＋a4b0 C3＝a5b7＋a6b6＋a7b5 ＋a4b7＋a5b6＋a6b5＋a7b4 ＋a2b7＋a3b6＋a4b5＋a5b4＋a6b3＋a7b2 ＋a1b7＋a2b6＋a3b5＋a4b4＋a5b3＋a6b2＋a7b1 ＋a2b3＋a1b2＋a2b1＋a3b0 C2＝a7b6＋a6b7＋a5b7＋a6b6＋a7b5 ＋a3b7＋a4b6＋a5b5＋a6b4＋a7b3 ＋a1b7＋a2b6＋a3b5＋a4b4＋a5b3＋a6b2＋a7b1 ＋a0b2＋a1b1＋a2b0 C1＝a7b7 ＋a6b7＋a7b6 ＋a2b7＋a3b6＋a4b5＋a5b4＋a6b3＋a7b2 ＋a0b1＋a1b0 C0＝a7b7 ＋a6b7＋a7b6 ＋a5b7＋a6b6＋a7b5 ＋a1b7＋a2b6＋a3b5＋a4b4＋a5b3＋a6b2＋a7b1 ＋a0b0 前述の各式において、「＋」はGF（２）上における加算
であり、イクスクルーシブ・オアゲートで構成できる。
また積はアンドゲートで構成できる。ちなみにこの場合
は、イクスクルーシブ・オアゲート77個、アンドゲート
64個が必要である。
であり、イクスクルーシブ・オアゲートで構成できる。
また積はアンドゲートで構成できる。ちなみにこの場合
は、イクスクルーシブ・オアゲート77個、アンドゲート
64個が必要である。
さらに、この発明は、別の実施例として、第７に図に示
す構成によっても実現することができる。第７図におい
て、41,42はGF（２）上の加算回路、43は選択回路、44
は入力端子である。
す構成によっても実現することができる。第７図におい
て、41,42はGF（２）上の加算回路、43は選択回路、44
は入力端子である。
入力端子44からは、２ビットのコントロール信号が入力
され、“11",“10",“01"のとき、それぞれ加算回路41,
加算回路42,乗除算手段32の出力を選択する。したがっ
て、入力端子29,31,44の各コントロール信号により、次
の第４表に示す演算結果が得られる。
され、“11",“10",“01"のとき、それぞれ加算回路41,
加算回路42,乗除算手段32の出力を選択する。したがっ
て、入力端子29,31,44の各コントロール信号により、次
の第４表に示す演算結果が得られる。
この実施例では、入力端子29,44からのコントロール信
号は、全部で４通りなので、２ビットで構成することが
でき、入力端子31を含めて、合計３ビットで構成するこ
とができる。
号は、全部で４通りなので、２ビットで構成することが
でき、入力端子31を含めて、合計３ビットで構成するこ
とができる。
［発明の効果］ 以上のように、この発明によれば、乗除算手段と加算手
段とを所定の有機的関係で結合し、制御することによ
り、組合わせ演算を１クロックで行なうことができ、し
かも回路規模の小さいガロア体演算ユニットを得ること
ができる。
段とを所定の有機的関係で結合し、制御することによ
り、組合わせ演算を１クロックで行なうことができ、し
かも回路規模の小さいガロア体演算ユニットを得ること
ができる。
第１図は、従来のガロア体演算ユニットにおける乗算回
路、第２図は同じく除算回路である。第３図は、従来の
ガロア体演算ユニットの他の構成を示すブロック図であ
る。第４図は、この発明の一実施例のガロア体演算ユニ
ットの構成ブロック図である。第５図は、第４図に示す
ブロック図の中の乗除算手段の詳細な構成の一例を示す
ブロック図である。第６図は、同じく乗除算手段の詳細
な他の構成を示すブロック図である。第７図は、この発
明の他の実施例の構成ブロック図である。 図において、27,30,34は選択回路、28は２を法とする加
算回路、32は乗除算手段、103,104は対数変換回路、10
6,107は零検出回路、105は乗除算コントロール回路、10
8は2k−１を法とする加算回路、109はベクトル変換回
路、110はゲート回路、121は逆元発生回路、123は乗算
回路、41,42は２を法とする加算回路、43は選択回路を
示す。 なお、図中、同一符号は同一または相当する部分を示
す。
路、第２図は同じく除算回路である。第３図は、従来の
ガロア体演算ユニットの他の構成を示すブロック図であ
る。第４図は、この発明の一実施例のガロア体演算ユニ
ットの構成ブロック図である。第５図は、第４図に示す
ブロック図の中の乗除算手段の詳細な構成の一例を示す
ブロック図である。第６図は、同じく乗除算手段の詳細
な他の構成を示すブロック図である。第７図は、この発
明の他の実施例の構成ブロック図である。 図において、27,30,34は選択回路、28は２を法とする加
算回路、32は乗除算手段、103,104は対数変換回路、10
6,107は零検出回路、105は乗除算コントロール回路、10
8は2k−１を法とする加算回路、109はベクトル変換回
路、110はゲート回路、121は逆元発生回路、123は乗算
回路、41,42は２を法とする加算回路、43は選択回路を
示す。 なお、図中、同一符号は同一または相当する部分を示
す。
Claims (6)
- 【請求項１】ガロア体におけるGF（2m）上（ｍは整数、
以下同じ）のための演算ユニットであって、３個の入力
データｘ、ｙ、ｚに対してそれぞれレジスタを有し、そ
の内の２個のレジスタの出力に対して乗除算を行う乗除
算手段と、該乗除算手段の出力と残りのレジスタの出力
とを加算する加算手段とを備え、少なくとも下記の演算
結果を１動作サイクルで出力するようにしたことを特徴
とするガロア体演算ユニット。 1.（ｘ×ｙ）ｚ 2.（ｘ÷ｙ）ｚ ただし、×：乗算 ÷：除算 :2を法とする加算 - 【請求項２】前記演算手段は、 第１ないし第３の３個のｍビット入力レジスタ、 ｍビットの２を法とする加算回路、 前記第１のｍビット入力レジスタの出力と、前記ｍビッ
トの２を法とする加算回路の出力とを入力する第１の選
択回路、 前記第２のｍビット入力レジスタの出力と、前記第１の
選択回路の出力とを入力とする第１の選択回路、 前記第２のｍビット入力レジスタの出力と、 前記第１の選択回路の出力とを入力とする乗除算手段、
および 前記第１のｍビット入力レジスタの出力と、前記乗除算
手段の出力とを入力とする第２の選択回路を備え、 前記ｍビットの２を法とする加算回路は、前記第３のｍ
ビット入力レジスタの出力てお、前記第２の選択回路の
出力とを入力としていて、さらに 前記ｍビットの２を法とする加算回路の出力と、前記乗
除算手段の出力とを入力とする第３の選択回路を備えた
ことを特徴とする、特許請求の範囲第１項記載のガロア
体演算ユニット。 - 【請求項３】前記演算手段は、 第１ないし第３の３個のｍビット入力レジスタ、 前記第１のｍビット入力レジスタの出力と、前記第２の
ｍビット入力レジスタの出力とを入力とするｍビットの
２を法とする第１の加算回路、 前記第１のｍビット入力レジスタの出力と、前記ｍビッ
トの２を法とする第１の加算回路の出力とを入力とする
第１の選択回路、 前記第１の選択回路の出力と、前記第３のｍビット入力
レジスタの出力とを入力する乗除算手段 前記乗除算手段の出力と、前記第３のｍビット入力レジ
スタの出力とを入力とするｍビットの２を法とする第２
の加算回路、および 前記ｍビットの２を法とする第１の加算回路の出力と、
前記ｍビットの２を法とする第２の加算回路の出力と、
前記乗除算手段の出力とを入力とする第２の選択回路を
備えたことを特徴とする特許請求の範囲第１項記載のガ
ロア体演算ユニット。 - 【請求項４】前記乗除算手段は、 ２個のｍビットデータを入力とする第１および第２の対
数変換回路、 ２個の零検出回路、 前記第１の対する変換回路の出力と、切換えのための乗
除算コントロール信号とを入力とするｍビットのイクス
クルーシブ・オア回路、 前記第２の対数変換回路の出力と、前記ｍビットのイク
スクルーシブ・オア回路の出力とを入力する（2m−１）
を法とする加算回路、および 前記（2m−１）を法とする加算回路の出力を入力とする
ベクトル変換回路を備え、 前記２個の零検出回路のいずれかで零が検出された場合
に、前記ベクトル変換回路の出力を零とするようにした
ことを特徴とする、特許請求の範囲第１項または第２項
記載のガロア体演算ユニット。 - 【請求項５】前記乗除算手段は、 第１のｍビットデータを入力とする逆元発生回路、 前記逆元発生回路の出力と、第１のｍビットデータとを
入力とする選択回路、および 前記選択回路の出力と、第２のｍビットデータとを入力
とする乗算回路を備えたことを特徴とする、特許請求の
範囲第１項または第３項記載のガロア体演算ユニット。 - 【請求項６】前記加算手段は、ｍ個のイクスクルーシブ
・オア回路で構成されていることを特徴とする特許請求
の範囲第１項ないし第５項のいずれかに記載のガロア体
演算ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074272A JPH0778748B2 (ja) | 1984-04-11 | 1984-04-11 | ガロア体演算ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074272A JPH0778748B2 (ja) | 1984-04-11 | 1984-04-11 | ガロア体演算ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217440A JPS60217440A (ja) | 1985-10-31 |
| JPH0778748B2 true JPH0778748B2 (ja) | 1995-08-23 |
Family
ID=13542310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074272A Expired - Lifetime JPH0778748B2 (ja) | 1984-04-11 | 1984-04-11 | ガロア体演算ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778748B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132532A (ja) * | 1986-11-25 | 1988-06-04 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
| US4994995A (en) * | 1990-03-14 | 1991-02-19 | International Business Machines Corporation | Bit-serial division method and apparatus |
| US7082452B2 (en) * | 2001-11-30 | 2006-07-25 | Analog Devices, Inc. | Galois field multiply/multiply-add/multiply accumulate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142174A (en) * | 1977-08-15 | 1979-02-27 | International Business Machines Corporation | High speed decoding of Reed-Solomon codes |
-
1984
- 1984-04-11 JP JP59074272A patent/JPH0778748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60217440A (ja) | 1985-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |