JPS60217440A - ガロア体演算ユニツト - Google Patents
ガロア体演算ユニツトInfo
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- JPS60217440A JPS60217440A JP59074272A JP7427284A JPS60217440A JP S60217440 A JPS60217440 A JP S60217440A JP 59074272 A JP59074272 A JP 59074272A JP 7427284 A JP7427284 A JP 7427284A JP S60217440 A JPS60217440 A JP S60217440A
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- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
- G06F7/726—Inversion; Reciprocal calculation; Division of elements of a finite field
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明は、誤り訂正符号の復号器等に用いるガロア体
（２″＞上における演算ユニットに関するものである。
（２″＞上における演算ユニットに関するものである。
なお、ｍは整数であり、以下においても同様である。
［従来技術］
従来、この種の演算ユニットとして、電子通信学会論文
誌１９８０年１２月Ｖｏｌ、Ｊ６３−Ｄ。
誌１９８０年１２月Ｖｏｌ、Ｊ６３−Ｄ。
Ｎｏ、１２ ＦＲＯＭＧ用いたＢＣＨｒＩ号（Ｄｉｍ＠
法の一構成法」 （以下これを「引例１」という）に述
べられている、第１図、第２図に示すものがあった。第
１図は乗算回路であり、第２図は除算回路である。各図
において、１，２．６．７は零元検出回路、３．９は一
ピット全加算器、４，１０４を出力補正回路、５．１１
は零元出力回路、８は“１″の補数器である。
法の一構成法」 （以下これを「引例１」という）に述
べられている、第１図、第２図に示すものがあった。第
１図は乗算回路であり、第２図は除算回路である。各図
において、１，２．６．７は零元検出回路、３．９は一
ピット全加算器、４，１０４を出力補正回路、５．１１
は零元出力回路、８は“１″の補数器である。
この第１図および第２図の説明に入る前に、まずガロア
体の元の表現法をＧＦ （２８）上の元を１例にとり説
明する。
体の元の表現法をＧＦ （２８）上の元を１例にとり説
明する。
原子多項式ｘｌｌ＋ｘ’＋ｘ’＋ｘ２＋ｌ−Ｑの根をα
とし、αを（００００００１０）と２進数で表記すると
、α２．α８．・・・は以下のようになる。
とし、αを（００００００１０）と２進数で表記すると
、α２．α８．・・・は以下のようになる。
α’ ０００００００１
α’ ００００００１０
α２ ０００００１００
α８ ｏｏｏｏｉｏｏ。
α４ ０００１００００
αｓ ｏｏ １ ｏｏｏｏ。
α＆ ０１００００００
α フ １０００００００
α８ ０００１１１０１
α２１’ １０００１１１０
ａ”” −ａ ０００００００１
この元の表現法を、ここでは「ベクトル表現」と呼ぶこ
とにする。ベクトル表現の一覧を第１表に示す。
とにする。ベクトル表現の一覧を第１表に示す。
（以下余白）
第１表
４００１１０１０１０ Ｅｌｌ １１１００１１１ １
２２１１１０１１００番号 元 番号 元 番号 元 １３０ ００１０１１１０ １７４ １１１１０００１
２１８ ００１０１０１１１６６ ００１１１１１１
２１０ ０１０１１００１ ２５４ １０００１１１
０この第１表に基づいて、ベクトル表現された元をαの
べき乗で表現することができる。これをここでは元の「
対数表現」と呼ぶこととし、その一覧を第２表に示す。
２２１１１０１１００番号 元 番号 元 番号 元 １３０ ００１０１１１０ １７４ １１１１０００１
２１８ ００１０１０１１１６６ ００１１１１１１
２１０ ０１０１１００１ ２５４ １０００１１１
０この第１表に基づいて、ベクトル表現された元をαの
べき乗で表現することができる。これをここでは元の「
対数表現」と呼ぶこととし、その一覧を第２表に示す。
但し、第２表において、零元には該当する対数表現は存
在しないので、（１１１１１１１１）で、便宜上表現し
ている。
在しないので、（１１１１１１１１）で、便宜上表現し
ている。
（以下余白）
第２表
番号元（対数表現） 番号 元 番号 元４０ ００１
１０１０１ ８１ １１０１００００ １２２ １１１
００１０１さて、以上のガロア体の元の表現法を理解し
た上で、次に前述の第１図および第２図の回路の動作に
ついて説明をする。
１０１０１ ８１ １１０１００００ １２２ １１１
００１０１さて、以上のガロア体の元の表現法を理解し
た上で、次に前述の第１図および第２図の回路の動作に
ついて説明をする。
第１図の乗算回路において、入力元×、■は対数表現さ
れており、零元検出回路１．２にて、それぞれ零元であ
るかどうかが検査される。もし、どちらか一方でも零元
であれば、零元検出回路５より乗算結果として零元が出
力される。続いて、入力元ｘ、ｙは、Ｉｌｌ （−８）
ビット全加算器３にて加算される。加算回路が２１−１
以上であれば、出力補正回路４でさらに１を加算する。
れており、零元検出回路１．２にて、それぞれ零元であ
るかどうかが検査される。もし、どちらか一方でも零元
であれば、零元検出回路５より乗算結果として零元が出
力される。続いて、入力元ｘ、ｙは、Ｉｌｌ （−８）
ビット全加算器３にて加算される。加算回路が２１−１
以上であれば、出力補正回路４でさらに１を加算する。
以上の動作は、第２表の対数表現された元では、乗算が
２１−１を法とする加算に置換えられることから容易に
理解できる。
２１−１を法とする加算に置換えられることから容易に
理解できる。
次に、第２図の除算回路においては、除算元×を１の補
数器８に入力した後、その出力と被除算元ｙをｍ、（−
８）ビット加算器９に入力し、出力補正回路１０、零元
出力回路１１を経て演算結果（Ｘ −Ｖ ）が得られる
。ここでは、除算元Ｘが零元の場合は解がまらないので
、除算エラー信号を出力するようにしている。
数器８に入力した後、その出力と被除算元ｙをｍ、（−
８）ビット加算器９に入力し、出力補正回路１０、零元
出力回路１１を経て演算結果（Ｘ −Ｖ ）が得られる
。ここでは、除算元Ｘが零元の場合は解がまらないので
、除算エラー信号を出力するようにしている。
このように、引例１に記載の構成では、乗算または除算
のいずれかの演算しか可能ではないので、引例１に記載
の構成で復号器を構成しようとすれば、引例１にも述べ
られているように、並列に乗算、除算等の回路を準備せ
ねばならず、回路規模が大きくなるという欠点があった
。しかも、復号器のアルゴリズムを変更しようとすれば
、回路をすべて置換えなければならないという欠点もあ
った。
のいずれかの演算しか可能ではないので、引例１に記載
の構成で復号器を構成しようとすれば、引例１にも述べ
られているように、並列に乗算、除算等の回路を準備せ
ねばならず、回路規模が大きくなるという欠点があった
。しかも、復号器のアルゴリズムを変更しようとすれば
、回路をすべて置換えなければならないという欠点もあ
った。
さらに、この発明にとって興味深い他の先行技術として
、米国特許番号４，１６２，４８０号の“’ＧＡＬＯＩ
Ｓ ＦＩＥＬＤ ＣＰＭＰＵＴＥＲ”（以下「引例２」
という）がある。この引例２では、演算ユニットとして
、第３図に示すものを用いている。第３図において、１
２．１３．１４゜１５はレジスタ、１６はＱ ａｌｏｉ
ｓ ｆｉｅｌｄ ｃｏｌｌｌｂＩｎａｔｏｒｉａｌ ｌ
ｏｇｉｃ テある。
、米国特許番号４，１６２，４８０号の“’ＧＡＬＯＩ
Ｓ ＦＩＥＬＤ ＣＰＭＰＵＴＥＲ”（以下「引例２」
という）がある。この引例２では、演算ユニットとして
、第３図に示すものを用いている。第３図において、１
２．１３．１４゜１５はレジスタ、１６はＱ ａｌｏｉ
ｓ ｆｉｅｌｄ ｃｏｌｌｌｂＩｎａｔｏｒｉａｌ ｌ
ｏｇｉｃ テある。
この図に示す構成で行なえる演算は、
×＊ｙ （乗算）
×＊ｙ■２ （乗算＋加算）
ｘ＊ｘ
α＊×
に限られる。よって、引例２においては、除算ができな
いという欠点が存在する。
いという欠点が存在する。
［発明の概要］
それゆえに、この発明は、上記のような従来のものの欠
点を除去するためになされたもので、乗除算手段と加算
手段とを有機的に結合することにより、すべての組合わ
せ演棹が１クロツクで実行可能であり、しかも回路規模
の小さいガロア休演算ユニットを提供することを目的と
している。
点を除去するためになされたもので、乗除算手段と加算
手段とを有機的に結合することにより、すべての組合わ
せ演棹が１クロツクで実行可能であり、しかも回路規模
の小さいガロア休演算ユニットを提供することを目的と
している。
［発明の実施例］
以下、この発明の一実施例について、図面を参照して説
明をする。
明をする。
第４図は、この発明の一実施例の構成ブロック図である
。第４図において、１７，１８．２０゜２１．２３，２
４．２６．２９．３１．３３は、それぞれ入力端子であ
る。また、１９，２２．２５はレジスタ、２７，３０．
３４Ｉよ選択回路、２８は２を法とする加算回路、３２
は乗除算手段、３５は出力端子である。
。第４図において、１７，１８．２０゜２１．２３，２
４．２６．２９．３１．３３は、それぞれ入力端子であ
る。また、１９，２２．２５はレジスタ、２７，３０．
３４Ｉよ選択回路、２８は２を法とする加算回路、３２
は乗除算手段、３５は出力端子である。
入力端子２３，２０．１７からそれぞれ入力される入力
元ｘ、ｙ、ｚは、クロック入力端子２４゜２１．１８か
らのクロックにより、レジスタ２５゜２２．１９に保持
される。選択回路２７，３０゜３４は、コントロール入
力端子２６，２９．３３から入力される入力信号が、論
理Ｊｌ １ ＩＩのとき、それぞれ、レジスタ２５の出
力×、加算回路２８の出力ａ１加算回路２８の出力ａを
選択する。逆に、コントロール入力端子２６，２９．３
３からの入力信号が、論理１１０ ＩＩのとき、それぞ
れ、乗除算手段３２の出力ｑルジスタ２５の出力×１乗
除算手段３２の出力ｑを選択する回路である。
元ｘ、ｙ、ｚは、クロック入力端子２４゜２１．１８か
らのクロックにより、レジスタ２５゜２２．１９に保持
される。選択回路２７，３０゜３４は、コントロール入
力端子２６，２９．３３から入力される入力信号が、論
理Ｊｌ １ ＩＩのとき、それぞれ、レジスタ２５の出
力×、加算回路２８の出力ａ１加算回路２８の出力ａを
選択する。逆に、コントロール入力端子２６，２９．３
３からの入力信号が、論理１１０ ＩＩのとき、それぞ
れ、乗除算手段３２の出力ｑルジスタ２５の出力×１乗
除算手段３２の出力ｑを選択する回路である。
レジスタ２６の出力ｙと選択回路３０の出力とは、乗除
算手段３２の入力となっており、レジスタ１９の出力２
と選択回路２７の出力とは、加算回路２８の入力となっ
ている。そして、コントロール入力端子３１の信号が、
論理１１０ ＩＴのとき、乗除算手段３２は乗算を行な
い、反対のコントロール入力端子３１の入力信号が、論
理°″１″のとき、乗除算手段３２は除算を行なう。し
たがって、コントロール入ノ〕端子２６，２９，３１．
３３の信号と、出力端子３５に現われる出力の関係は、
次の第３表のようになる。
算手段３２の入力となっており、レジスタ１９の出力２
と選択回路２７の出力とは、加算回路２８の入力となっ
ている。そして、コントロール入力端子３１の信号が、
論理１１０ ＩＴのとき、乗除算手段３２は乗算を行な
い、反対のコントロール入力端子３１の入力信号が、論
理°″１″のとき、乗除算手段３２は除算を行なう。し
たがって、コントロール入ノ〕端子２６，２９，３１．
３３の信号と、出力端子３５に現われる出力の関係は、
次の第３表のようになる。
ここに、「Ｘ」 「÷」はＧＦ （２Ｂ ）上における
乗算、除算、「■」はＧＦ （２）上における加算であ
る。また、「−」はコントロール信号の論１１Ｂ１ノＲ
１１７Ｈνの１ノベルでも上い７ンを呆１７ているした
がって、入力端子２６．２９のコントロール信号は同一
のものを使用できることがわかる。
乗算、除算、「■」はＧＦ （２）上における加算であ
る。また、「−」はコントロール信号の論１１Ｂ１ノＲ
１１７Ｈνの１ノベルでも上い７ンを呆１７ているした
がって、入力端子２６．２９のコントロール信号は同一
のものを使用できることがわかる。
加算回路２８は、２を法としており、イクスクルーシブ
・オアゲートで容易に構成できる。乗除算手段３２につ
いては、第５図および第６図を参照して、次に詳しい説
明をする。
・オアゲートで容易に構成できる。乗除算手段３２につ
いては、第５図および第６図を参照して、次に詳しい説
明をする。
第５図において、３１，１０１．１０２は入力端子、１
０３．１０４は対数変換回路、１０５は乗除算コントロ
ール回路、１０６．１０７は零検出回路、１０８は２に
−１（ｋ−８＞を法とする加算回路、１０８はベクトル
変換回路、１１０はゲート回路、１１１は出力端子であ
る。
０３．１０４は対数変換回路、１０５は乗除算コントロ
ール回路、１０６．１０７は零検出回路、１０８は２に
−１（ｋ−８＞を法とする加算回路、１０８はベクトル
変換回路、１１０はゲート回路、１１１は出力端子であ
る。
入力端子１０１．１０２から、それぞれベクトル表坦さ
れた元ｙ、×−が入力される。ｙ、ｘ−は零検出回路１
０６．１０７で零元であるかどうかが検出され、どちら
か一方が零元であれば、ゲート回路１１０から零元を出
力信号ｑとして出力端子１１１に出力する。ｘ＝、ｙは
、対数変換回路１０４，１０３で、それぞれ対数表現さ
れた元に変換される。対数表現された元ｙは乗除算コン
トロール回路１０５で、除算時は１の補数が、乗算時は
そのままの値が、それぞれ出力される。
れた元ｙ、×−が入力される。ｙ、ｘ−は零検出回路１
０６．１０７で零元であるかどうかが検出され、どちら
か一方が零元であれば、ゲート回路１１０から零元を出
力信号ｑとして出力端子１１１に出力する。ｘ＝、ｙは
、対数変換回路１０４，１０３で、それぞれ対数表現さ
れた元に変換される。対数表現された元ｙは乗除算コン
トロール回路１０５で、除算時は１の補数が、乗算時は
そのままの値が、それぞれ出力される。
そして、対数変換回路１０４の出力および乗除算コント
ロール回路１０５の出力は、２Ｋ−１（ｋ−８＞を法と
する加算回路１０８で加算され、ベクトル変換回路１０
９でベクトル表現された元に戻され、ゲート回路１１０
を経て出力端子１１１へ送られる。
ロール回路１０５の出力は、２Ｋ−１（ｋ−８＞を法と
する加算回路１０８で加算され、ベクトル変換回路１０
９でベクトル表現された元に戻され、ゲート回路１１０
を経て出力端子１１１へ送られる。
ここに示す対数変換回路１０３，１０４、ベクトル変換
回路１０９は、それぞれ第２表および第１表に示されて
いる値をＲＯＭ等に蓄えておくことにより、容易に実現
できる。また、乗除算コントロール回路１０５は、一方
をデータｙ１他方を入力端子３１からのコントロール信
号としたイクスクルーシプ・オア回路により構成できる
。
回路１０９は、それぞれ第２表および第１表に示されて
いる値をＲＯＭ等に蓄えておくことにより、容易に実現
できる。また、乗除算コントロール回路１０５は、一方
をデータｙ１他方を入力端子３１からのコントロール信
号としたイクスクルーシプ・オア回路により構成できる
。
上述の乗除算手段は、第６図に示す他の構成によっても
実現することができる。第６図において、１２１は逆元
発生回路、１２２は選択回路、１２３は乗算回路である
。
実現することができる。第６図において、１２１は逆元
発生回路、１２２は選択回路、１２３は乗算回路である
。
第６図の構成では−、一演算はベクトル表現されたまま
で行なわれる。入力端子３１からのコントロール信号に
より、除算時は逆元発生回路１２１からの出力を、乗算
時は入力端子１０１からの出力を、それぞれ選択回路１
２２で選択して、除算回路１２３へ出力することにより
乗除算を行なうことができる。ここで、逆元発生回路１
２１は、たとえばα１に対してα−１（一α２ｉ４）、
α２に対してα″２ （一α２５６）、・・・、α２６
４に対してα−２１４（＝α′）を発生させるものであ
り、ＲＯＭ等で容易に構成できる。
で行なわれる。入力端子３１からのコントロール信号に
より、除算時は逆元発生回路１２１からの出力を、乗算
時は入力端子１０１からの出力を、それぞれ選択回路１
２２で選択して、除算回路１２３へ出力することにより
乗除算を行なうことができる。ここで、逆元発生回路１
２１は、たとえばα１に対してα−１（一α２ｉ４）、
α２に対してα″２ （一α２５６）、・・・、α２６
４に対してα−２１４（＝α′）を発生させるものであ
り、ＲＯＭ等で容易に構成できる。
乗算回路１２３は、以下のようにして構成される。
すなわち、入力元ｘ一，ｙを
ｘ′工ａ７α７＋ａ６α５＋・・・＋ａ６Ｖ ＝ｂ ？
α７＋ｂ６α’＋−＋ｂｏと多項式表現する。そして Ｘ一拳ｙ − （ａ ７α７＋ａ６α６＋・・・＋ａｏ
）×（ｂ，α’ ＋ｂ ， ａ” ＋−ｂ ．） ）の
演算をα８−α４＋α８＋α２＋１を用いて実行すると
、 Ｃ−ｘ＝・ｙ−Ｃｔα７＋Ｃ６α’＋・＋ＣＱの形にま
とめることができる。ここに各係数Ｃ？ＩＧ６１・・・
＋ＣＯは、次頁および次々頁に示すようになる。
α７＋ｂ６α’＋−＋ｂｏと多項式表現する。そして Ｘ一拳ｙ − （ａ ７α７＋ａ６α６＋・・・＋ａｏ
）×（ｂ，α’ ＋ｂ ， ａ” ＋−ｂ ．） ）の
演算をα８−α４＋α８＋α２＋１を用いて実行すると
、 Ｃ−ｘ＝・ｙ−Ｃｔα７＋Ｃ６α’＋・＋ＣＱの形にま
とめることができる。ここに各係数Ｃ？ＩＧ６１・・・
＋ＣＯは、次頁および次々頁に示すようになる。
（以下余白）
Ｃ７−ａ６ｂ７＋ａ７ｂ６
＋ａ５ｂ７＋ａ６ｂ６＋ａ７ｂ５
＋ａ４ｂ７＋ａ５ｂ６＋ａ６ｂ５＋ａ７ｂ４＋ａＯｂ７
＋ａ１ｂ６＋ａ２ｂ５＋ａ３ｂ４＋ａ４ｂ３＋ａ５ｂ２
＋ａ６ｂ１１８７ｂＯＣ６“ａ５ｂ７＋ａ６ｂ６＋ａ７
ｂ５ ＋ａ４ｂ７＋ａ５ｂ６＋ａ６ｂ５＋ａ７ｂ４＋ａ３ｂ７
＋ａ４ｂ６＋ａ５ｂ５＋ａ６ｂ４＋ａ７ｂ３＋ａＯｂ６
＋ａ１ｂ５＋ａ２ｂ４＋ａ３ｂ３＋ａ４ｂ２＋ａ５ｂ１
１８６ｂＯＣ５＝ａ４ｂ７＋ａ５ｂ６＋ａ６ｂ５＋ａ７
ｂ４＋ａ３ｂ７＋ａ４ｂ６＋ａ５ｂ５＋ａ６ｂ４＋ａ７
ｂ３＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ５ｂ４＋ａ６
ｂ３＋ａ７ｂ２＋ａＯｂ５＋ａ１ｂ４＋ａ２ｂ３＋ａ３
ｂ２＋ａ４ｂ１＋ａ５ｂＯＣ４” ａ−ｙｂ−ｔ ＋ａ３ｂ７＋ａ４ｌ）６＋ａ５ｂ５＋ａ６ｂ４＋ａ７ｂ
３＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ５ｂ４＋ａ６ｂ
３＋ａ７ｂ２＋ａ１ｂ′＋／＋ａ２ｂ６＋ａ３ｂ５＋ａ
４ｂ４＋ａ５ｂ３＋ａ６ｂ２＋ａ７ｂ１＋ａＯｂ４＋ａ
１ｂ３＋ａ２ｂ２＋ａ３ｂ１＋ａ４ｂ０Ｃ３” ａｓｂ
７” ａ６ｂ６＋ ａ７ｂ５＋ａ４ｂ７＋ａ５ｂ６＋ａ
６ｂ５＋ａ７ｂ４＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ
５ｂ４＋ａ６ｂ３＋ａ７ｂ２＋ａ１ｂ７＋ａ２ｂ６＋ａ
３ｂ５＋ａ４ｂ４＋ａ５ｂ３＋ａ６ｂ２＋ａ７ｂ１＋ａ
２ｂ３＋ａ１ｂ２＋ａ２ｂ１＋ａ３ｂＯＣ２” ａ−ｔ
ｂ６＋ ａ６ｂ７＋ ａ５ｂ７＋ ａｏｂ、ｓ ＋ ａ
７ｂｓ＋ａ３ｂ７＋ａ４ｂ６＋ａ５ｂ５＋ａ６ｂ４＋ａ
７ｂ３＋ａ１ｂ７＋ａ２ｂ６＋ａ３ｂ５＋ａ４ｂ４＋ａ
５ｂ３＋ａ６ｂ２＋ａ７ｂ１＋ａｏｂ２＋ａ１ｂ１＋ａ
２ｂ。
＋ａ１ｂ６＋ａ２ｂ５＋ａ３ｂ４＋ａ４ｂ３＋ａ５ｂ２
＋ａ６ｂ１１８７ｂＯＣ６“ａ５ｂ７＋ａ６ｂ６＋ａ７
ｂ５ ＋ａ４ｂ７＋ａ５ｂ６＋ａ６ｂ５＋ａ７ｂ４＋ａ３ｂ７
＋ａ４ｂ６＋ａ５ｂ５＋ａ６ｂ４＋ａ７ｂ３＋ａＯｂ６
＋ａ１ｂ５＋ａ２ｂ４＋ａ３ｂ３＋ａ４ｂ２＋ａ５ｂ１
１８６ｂＯＣ５＝ａ４ｂ７＋ａ５ｂ６＋ａ６ｂ５＋ａ７
ｂ４＋ａ３ｂ７＋ａ４ｂ６＋ａ５ｂ５＋ａ６ｂ４＋ａ７
ｂ３＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ５ｂ４＋ａ６
ｂ３＋ａ７ｂ２＋ａＯｂ５＋ａ１ｂ４＋ａ２ｂ３＋ａ３
ｂ２＋ａ４ｂ１＋ａ５ｂＯＣ４” ａ−ｙｂ−ｔ ＋ａ３ｂ７＋ａ４ｌ）６＋ａ５ｂ５＋ａ６ｂ４＋ａ７ｂ
３＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ５ｂ４＋ａ６ｂ
３＋ａ７ｂ２＋ａ１ｂ′＋／＋ａ２ｂ６＋ａ３ｂ５＋ａ
４ｂ４＋ａ５ｂ３＋ａ６ｂ２＋ａ７ｂ１＋ａＯｂ４＋ａ
１ｂ３＋ａ２ｂ２＋ａ３ｂ１＋ａ４ｂ０Ｃ３” ａｓｂ
７” ａ６ｂ６＋ ａ７ｂ５＋ａ４ｂ７＋ａ５ｂ６＋ａ
６ｂ５＋ａ７ｂ４＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ
５ｂ４＋ａ６ｂ３＋ａ７ｂ２＋ａ１ｂ７＋ａ２ｂ６＋ａ
３ｂ５＋ａ４ｂ４＋ａ５ｂ３＋ａ６ｂ２＋ａ７ｂ１＋ａ
２ｂ３＋ａ１ｂ２＋ａ２ｂ１＋ａ３ｂＯＣ２” ａ−ｔ
ｂ６＋ ａ６ｂ７＋ ａ５ｂ７＋ ａｏｂ、ｓ ＋ ａ
７ｂｓ＋ａ３ｂ７＋ａ４ｂ６＋ａ５ｂ５＋ａ６ｂ４＋ａ
７ｂ３＋ａ１ｂ７＋ａ２ｂ６＋ａ３ｂ５＋ａ４ｂ４＋ａ
５ｂ３＋ａ６ｂ２＋ａ７ｂ１＋ａｏｂ２＋ａ１ｂ１＋ａ
２ｂ。
Ｃ１” ａ７ｂ７
＋ ａｏｂ７ ＋ ａ７１）６
＋ａ２ｂ７＋ａ３ｂ６＋ａ４ｂ５＋ａ５ｂ４＋ａ６ｂ３
＋ａ７ｂ２＋ａＯｂ１＋ａ１ｂＯ ＣＯ−ａ７ｂ７ ＋ａ６ｂ７＋ａ７ｂ６ ＋ａ５ｂ７＋ａ６ｂ６＋ａ７ｂ５ ＋ａ１ｂ７＋ａ２ｂ６＋ａ３ｂ５＋ａ４ｂ４＋ａ５ｂ３
＋ａ６ｂ２＋ａ７ｂ１＋ ａｏｂ。
＋ａ７ｂ２＋ａＯｂ１＋ａ１ｂＯ ＣＯ−ａ７ｂ７ ＋ａ６ｂ７＋ａ７ｂ６ ＋ａ５ｂ７＋ａ６ｂ６＋ａ７ｂ５ ＋ａ１ｂ７＋ａ２ｂ６＋ａ３ｂ５＋ａ４ｂ４＋ａ５ｂ３
＋ａ６ｂ２＋ａ７ｂ１＋ ａｏｂ。
前述の各式において、「＋」はＧＦ （２＞上における
加算であり、イクスクルーシブ・オアゲートで構成でき
る。また積はアンドゲートで構成できる。ちなみにこの
場合は、イクスクルーシブ・オアゲート７７個、アンド
ゲート６４個が必要である。
加算であり、イクスクルーシブ・オアゲートで構成でき
る。また積はアンドゲートで構成できる。ちなみにこの
場合は、イクスクルーシブ・オアゲート７７個、アンド
ゲート６４個が必要である。
さらに、この発明は、別の実施例として、第７に図に示
す構成によっても実現することができる。
す構成によっても実現することができる。
ＷＪ７図において、４１．４２はＧＦ （２）上の加算
回路、４３は選択回路、４４は入力端子である。
回路、４３は選択回路、４４は入力端子である。
入力端子４４からは、２ビツトのコントロール信号が入
力され、“１ｉｉＩＺｉ“１０”、”０１°′のとき、
それぞれ加算回路４１．加算回路４２゜乗除算手段３２
の出力を選択する。したがって、入力端子２９．３１．
４４の各コントロール信号により、次の第４表に示す演
算結果が得られる。
力され、“１ｉｉＩＺｉ“１０”、”０１°′のとき、
それぞれ加算回路４１．加算回路４２゜乗除算手段３２
の出力を選択する。したがって、入力端子２９．３１．
４４の各コントロール信号により、次の第４表に示す演
算結果が得られる。
この実施例では、入力端子２９．４４からのコントロー
ル信号は、全部で４通りなので、２ビツトで構成するこ
とができ、入力端子３１を含めて、合計３ビツトで構成
することができる。
ル信号は、全部で４通りなので、２ビツトで構成するこ
とができ、入力端子３１を含めて、合計３ビツトで構成
することができる。
［発明の効果］
以上のように、この発明によれば、乗除算手段と加算手
段とを所定の有機的関係で結合し、制御することにより
、組合わせ演算を１クロツクで行なうことができ、しか
も回路規模の小さいガロア
段とを所定の有機的関係で結合し、制御することにより
、組合わせ演算を１クロツクで行なうことができ、しか
も回路規模の小さいガロア
第１図は、従来のガロア休演算ユニットにおける乗ＷＯ
Ｏ路、第２図は同じく除算回路である。第３図は、従来
のガロア休演算ユニットの他の構成を示すブロック図で
ある。第４図は、この発明の一実施例のガロア休演算ユ
ニットの構成ブロック図である。第５図は、第４図に示
すブロック図の中の乗除算手段の詳細な構成の一例を示
すブロック図である。第６図は、同じく乗除算手段の詳
細な他の構成を示すブロック図である。第７図は、この
発明の他の実施例の構成ブロック図である。 図において、２７．３０．３４は選択回路、２８は２を
法とする加算回路、３２は乗除算手段、１０３．１０４
は対数変換回路、１０６，１０７は零検出回路、１０５
は乗除算コントロール回路、１０８は２に−１を法とす
る加算回路、１０９はベクトル変換回路、１１０はゲー
ト回路、１２１は逆先発生回路、１２３は乗算回路、４
１．４２は２を法とする加算回路、４３は選択回路を示
す。 た勲 ＦｆｌｃｂｒＦｎ−灯具は固−寸ｔ−け和名する
部分を示す。 代 理 人 大 岩 増 雄 第１図 第２図 第３図 第４図 第５図 ３２ 第６図 第７図 特許庁長官殿 １、事件の表示 特願昭 ５９−７４２７２ 号３ 補
正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４代理人 住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のとおり補正す
る。 （２） 明細書第６頁第１７行の「原子多項式」を「原
始多項式」に補正する。 以上 ２、特許請求の範囲 （１） ガロア体におけるＧＦ （２″）上（ｌは整数
、以下同じ）の演算のための演算ユニットであって、 少なくとも、乗除算手段と、加算手段と、データ選択手
段とが組合わされてなる演算手段を備え、３個の入力デ
ータｘ、ｙ、ｚに対して、前記演算手段を切換えること
により、下記の演算結果を出力するようにしたことを特
徴とする、ガロア休演算ユニット。 ｉ、 ｘｘｙ ２、Ｘｌ ３、 （ｘＯｚ）ｘｙ ４、（ｘＯｚ）÷ｙ ５、ｘＯｚ ６、 （Ｘ ＸＩ／ ）のＺ ７、 （Ｘ −Ｂ−Ｖ ）■２ 但し、 Ｘ：乗算 一一−・ 蚤へ笛 Ｏ：２を法とする加算 である。 （２） 前記演算手段は、 第１ないし第３の３個のｍビット入力レジスタ、 ｍビットの２を法とする加算回路、 前記第１のｍビット入力レジスタの出力と、前記ｍビッ
トの２を法とする加算回路の出力とを入力とする第１の
選択回路、 前記第２のｍビット入力レジスタの出力と、前記第１の
選択回路の出力とを入力とする乗除算手段、および 前記第１のｌビット入力レジスタの出力と、前記乗除算
手段の出力とを入力とする第２の選択回路を備え、 前記ｍビットの２を法とする加算回路は、前記第３の餠
ビット入力レジスタの出力と、前記第２の選択回路の出
力とが入力としていて、さらに、前記−ビットの２を法
とする加算回路の出力と、前記乗除算手段の出力とを入
力とする第３の選択回路を備えたことを特徴とする特許
請求の範囲第１項記載のガロア体演算ユニット。 （３） 前記演算手段は、 第１ないし第３の３個の四ビット入力レジスタ、 前記第１のｍビット入力レジスタの出力と、前記第２の
ｍビット入力レジスタの出力とを入力とするｍビットの
２を法とする第１の加算回路、前記第１のｍビット入力
レジスタの出力と、前記ｍビットの２を法とする第１の
加算回路の出力とを入力とする第１の選択回路、 前記第１の選択回路の出力と、前記第３のｍビット入力
レジスタの出力とを入力とする乗除算手段、 前記乗除算手段の出力と、前記第３のｍビット入力レジ
スタの出力とを入力とするｍピッＩ〜の２を法とする第
２の加算回路、および 前記ｍビットの２を法とする第１の加算回路の出力と、
前記ｍビットの２を法とする第２の加算回路の出力と、
前記乗除算手段の出力とを入力トスる第２の選択回路を
備えたことを特徴とする特許請求の範囲第１項記載のガ
ロア体演算ユニット。 （４） 前記乗除算手段は、 ２個の一ピットデータを入力とする第１および第２の対
数変換回路、 ２個の零検出回路、 前記第１の対数変換回路の出力と、切換えのための乗除
算コントロール信号とを入力とする鶴ビットのイクスク
ルーシブ回路、 前記第２の対数変換回路の出力と、前記ｍビットのイク
スクルーシブ回路の出力とを入力とする（２″′−１）
を法とする加算回路、および前記（２′ｈ−１）を法と
する加算回路の出力を入力とするベクトル変換回路を備
え、前記２個の零検出回路のいずれかで零が検出された
場合に、前記ベクトル変換回路の出力を零とするように
したことを特徴とする特許請求の範囲第１項または第２
項記載のガロア休演界ユニツに （５） 前記乗除算手段を、 第１のｍビットデータを入力とする逆元発生回路、 前記逆元発生回路の出力と、第１のｍビットデータとを
入力とする選択回路、および前記選択回路の出力と、第
２の１ｎピツトデータと３人力とする１１回路を備えた
ことを特徴とする特許請求の範囲第１項または第３須記
載のガロア体演算ユニット。 （６） 前記の２を法とケる甚１１先は、ｍ個の一イク
スクルーシブ回路で構成されていることを特徴とする特
許請求の範囲第１項ないし第３項のいずれかに記載のガ
ロア体演算ユニット。
Ｏ路、第２図は同じく除算回路である。第３図は、従来
のガロア休演算ユニットの他の構成を示すブロック図で
ある。第４図は、この発明の一実施例のガロア休演算ユ
ニットの構成ブロック図である。第５図は、第４図に示
すブロック図の中の乗除算手段の詳細な構成の一例を示
すブロック図である。第６図は、同じく乗除算手段の詳
細な他の構成を示すブロック図である。第７図は、この
発明の他の実施例の構成ブロック図である。 図において、２７．３０．３４は選択回路、２８は２を
法とする加算回路、３２は乗除算手段、１０３．１０４
は対数変換回路、１０６，１０７は零検出回路、１０５
は乗除算コントロール回路、１０８は２に−１を法とす
る加算回路、１０９はベクトル変換回路、１１０はゲー
ト回路、１２１は逆先発生回路、１２３は乗算回路、４
１．４２は２を法とする加算回路、４３は選択回路を示
す。 た勲 ＦｆｌｃｂｒＦｎ−灯具は固−寸ｔ−け和名する
部分を示す。 代 理 人 大 岩 増 雄 第１図 第２図 第３図 第４図 第５図 ３２ 第６図 第７図 特許庁長官殿 １、事件の表示 特願昭 ５９−７４２７２ 号３ 補
正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４代理人 住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙のとおり補正す
る。 （２） 明細書第６頁第１７行の「原子多項式」を「原
始多項式」に補正する。 以上 ２、特許請求の範囲 （１） ガロア体におけるＧＦ （２″）上（ｌは整数
、以下同じ）の演算のための演算ユニットであって、 少なくとも、乗除算手段と、加算手段と、データ選択手
段とが組合わされてなる演算手段を備え、３個の入力デ
ータｘ、ｙ、ｚに対して、前記演算手段を切換えること
により、下記の演算結果を出力するようにしたことを特
徴とする、ガロア休演算ユニット。 ｉ、 ｘｘｙ ２、Ｘｌ ３、 （ｘＯｚ）ｘｙ ４、（ｘＯｚ）÷ｙ ５、ｘＯｚ ６、 （Ｘ ＸＩ／ ）のＺ ７、 （Ｘ −Ｂ−Ｖ ）■２ 但し、 Ｘ：乗算 一一−・ 蚤へ笛 Ｏ：２を法とする加算 である。 （２） 前記演算手段は、 第１ないし第３の３個のｍビット入力レジスタ、 ｍビットの２を法とする加算回路、 前記第１のｍビット入力レジスタの出力と、前記ｍビッ
トの２を法とする加算回路の出力とを入力とする第１の
選択回路、 前記第２のｍビット入力レジスタの出力と、前記第１の
選択回路の出力とを入力とする乗除算手段、および 前記第１のｌビット入力レジスタの出力と、前記乗除算
手段の出力とを入力とする第２の選択回路を備え、 前記ｍビットの２を法とする加算回路は、前記第３の餠
ビット入力レジスタの出力と、前記第２の選択回路の出
力とが入力としていて、さらに、前記−ビットの２を法
とする加算回路の出力と、前記乗除算手段の出力とを入
力とする第３の選択回路を備えたことを特徴とする特許
請求の範囲第１項記載のガロア体演算ユニット。 （３） 前記演算手段は、 第１ないし第３の３個の四ビット入力レジスタ、 前記第１のｍビット入力レジスタの出力と、前記第２の
ｍビット入力レジスタの出力とを入力とするｍビットの
２を法とする第１の加算回路、前記第１のｍビット入力
レジスタの出力と、前記ｍビットの２を法とする第１の
加算回路の出力とを入力とする第１の選択回路、 前記第１の選択回路の出力と、前記第３のｍビット入力
レジスタの出力とを入力とする乗除算手段、 前記乗除算手段の出力と、前記第３のｍビット入力レジ
スタの出力とを入力とするｍピッＩ〜の２を法とする第
２の加算回路、および 前記ｍビットの２を法とする第１の加算回路の出力と、
前記ｍビットの２を法とする第２の加算回路の出力と、
前記乗除算手段の出力とを入力トスる第２の選択回路を
備えたことを特徴とする特許請求の範囲第１項記載のガ
ロア体演算ユニット。 （４） 前記乗除算手段は、 ２個の一ピットデータを入力とする第１および第２の対
数変換回路、 ２個の零検出回路、 前記第１の対数変換回路の出力と、切換えのための乗除
算コントロール信号とを入力とする鶴ビットのイクスク
ルーシブ回路、 前記第２の対数変換回路の出力と、前記ｍビットのイク
スクルーシブ回路の出力とを入力とする（２″′−１）
を法とする加算回路、および前記（２′ｈ−１）を法と
する加算回路の出力を入力とするベクトル変換回路を備
え、前記２個の零検出回路のいずれかで零が検出された
場合に、前記ベクトル変換回路の出力を零とするように
したことを特徴とする特許請求の範囲第１項または第２
項記載のガロア休演界ユニツに （５） 前記乗除算手段を、 第１のｍビットデータを入力とする逆元発生回路、 前記逆元発生回路の出力と、第１のｍビットデータとを
入力とする選択回路、および前記選択回路の出力と、第
２の１ｎピツトデータと３人力とする１１回路を備えた
ことを特徴とする特許請求の範囲第１項または第３須記
載のガロア体演算ユニット。 （６） 前記の２を法とケる甚１１先は、ｍ個の一イク
スクルーシブ回路で構成されていることを特徴とする特
許請求の範囲第１項ないし第３項のいずれかに記載のガ
ロア体演算ユニット。
Claims (6)
- （１） ガロア休におけるＧＦ （２’ ）上（市は整
数、以Ｆ同じ）の演棹のための演算ユニットであ−〕て
、 少なくとも、乗除算手段と、加算手段と、データ）ｎ択
手段とが組合わされてなる演算手段を備え、３圏の入力
データｘ、ｙ、ｚに対して、前記演算手段を切換えるこ
とにより、下記の演輝結果を出力するようにしたことを
特徴とする、ガロア休演算ユニット。 １、ＸＸＶ ２、 ×÷ｙ ３、 （ｘ Ｏｚ ン ｘｙ ４、 （ＸＯＺ）÷ｙ ５、Ｘ（ｉＥ）Ｚ ６− （Ｘ ＸＹ ）ｏｚ ７、（×÷ｙ）○２ 但し、 ×：乗算 ÷：除算 Ｏ：２を法とする加算 である。 - （２） 前記演算手段は、 第１ないし第３の３個のｍビット入力レジスタ、 組ビットの２を法とする加算回路、 前記ｊｆｆ１のｍビット入力レジスタの出力と、前記ｍ
ビットの２を法とする加算回路の出力とを入力とする第
１の選択回路、 前記第２のｍビット入力レジスタの出力と、前記第１の
選択回路の出力とを入力とする乗除算手段、および 前記第１のｍビット入力レジスタの出力と、前記乗除算
手段の出力とを入力とする第２の選択回路を備え、 前記ｍピットの２を法とする加算回路は、前記第３のｍ
ビット入力レジスタの出力と、前記第２の選択回路の出
力とが入力としていて、さらに、前記−ビットの２を法
とする加算回路の出力と、前記乗除算手段の出力とを入
力とする第３の選択回路を備えたことを特徴とする特許
請求の範囲第１項記載のガロア体演算ユニット。 - （３） 前記演算手段は、 第１ないし第３の３個の一ビツト入力レジスタ、 前記第１の像ピット入力レジスタの出力と、前記第２の
ｌビット入力レジスタの出力とを入力とする一ピットの
２を法とする第１の加算回路、前記第１のｌビット入力
レジスタの出力と、前記ｍビットの２を法とする第１の
加算回路の出力とを入力とする第１の選択回路、 前記第１の選択回路の出力と、前記第３のｍビット入力
レジスタの出力とを入力とする乗除算手段、 前記乗除算手段の出力と、前記第３の一ビツト入力レジ
スタの出力とを入力とする鵠ピットの２を法とする第２
の加算回路、および 前記ｍビットの２を法とする第１の加算回路の出力と、
前記ｍビットの２を法とする第２の加算回路の出力と、
前記乗除算手段の出力とを入力とする第２の選択回路を
備えたことを特徴とする特許請求の範囲第１項記載のガ
ロア体演算ユニット。 - （４） 前記乗除算手段は、 ２個の鶴ピットデータを入力とする第１およ 。 び第２の対数変換回路、 ２個の零検出回路、 前記第１の対数変換回路の出力と、切換えのための乗除
算コントロール信号とを入力とする閲ビットのイクスク
ルーシプ回路、 前記第２の対数変換回路の出力と、前記ｍピットのイク
スクルーシブ回路の出力とを入力とする（２’″−１）
を法とする加算回路、および前記（２″−１）を法とす
る加算回路の出力を入力とするベクトル変換回路を備え
、前記２個の零検出回路のいずれかで零が検出された場
合に、前記ベクトル変換回路の出力を零とするようにし
たことを特徴とする特許請求の範囲第１項または第２項
記載のガロア体演算ユニット。 - （５） 前記乗除算手段を、 第１のｍビットデータを入力とする逆元発生回路、 前記逆元発生回路の出力と、第１のｍビットデータとを
入力とする選択回路、および前記選択回路の出力と、第
２のｍビットデータとを入力とする除算回路を備えたこ
とを特徴とする特許請求の範囲第１項または第３項記載
のガロア体演算ユニット。 - （６） 前記加算手段は、１個のイクスクルーシブ回路
で構成されていることを特徴とする特許請求の範囲第１
項ないし第５項のいずれかに記載のガロア体演算ユニッ
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074272A JPH0778748B2 (ja) | 1984-04-11 | 1984-04-11 | ガロア体演算ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074272A JPH0778748B2 (ja) | 1984-04-11 | 1984-04-11 | ガロア体演算ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217440A true JPS60217440A (ja) | 1985-10-31 |
| JPH0778748B2 JPH0778748B2 (ja) | 1995-08-23 |
Family
ID=13542310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074272A Expired - Lifetime JPH0778748B2 (ja) | 1984-04-11 | 1984-04-11 | ガロア体演算ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778748B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132532A (ja) * | 1986-11-25 | 1988-06-04 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
| US4994995A (en) * | 1990-03-14 | 1991-02-19 | International Business Machines Corporation | Bit-serial division method and apparatus |
| JP2011146052A (ja) * | 2001-11-30 | 2011-07-28 | Analog Devices Inc | ガロア拡大体・積算／積算加算・積和演算装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432240A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Error correcting unit |
-
1984
- 1984-04-11 JP JP59074272A patent/JPH0778748B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432240A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Error correcting unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132532A (ja) * | 1986-11-25 | 1988-06-04 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
| US4994995A (en) * | 1990-03-14 | 1991-02-19 | International Business Machines Corporation | Bit-serial division method and apparatus |
| JP2011146052A (ja) * | 2001-11-30 | 2011-07-28 | Analog Devices Inc | ガロア拡大体・積算／積算加算・積和演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778748B2 (ja) | 1995-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |