JPH0479013B2 - - Google Patents

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JPH0479013B2
JPH0479013B2 JP61047173A JP4717386A JPH0479013B2 JP H0479013 B2 JPH0479013 B2 JP H0479013B2 JP 61047173 A JP61047173 A JP 61047173A JP 4717386 A JP4717386 A JP 4717386A JP H0479013 B2 JPH0479013 B2 JP H0479013B2
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JP
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signal
logic
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gate
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JP61047173A
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Eru Montoroon Deiru
Teii Ruisu Edowaado
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Raytheon Co
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Raytheon Co
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
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Description

【発明の詳細な説明】
（技術分野） 本発明は、一般的にはデイジタル・コンピユー
タに使用される回路に関し、更に詳細には大規模
集積（LSI）回路を使用するデイジタル・コンピ
ユータにおいて加算器又は減算器として作動し得
る集積回路に関する。 （背景技術） LSIの発達に従つて、デイジタル・コンピユー
タにおける主要サブアセンブリの動作速度を最高
にし、そのサンブアセンブリが必要に応じて異な
る演算機能を遂行し得ることがますます重要にな
つてきた。本願と同一の出願人の昭和60年11月１
日に出願された特願昭60−246110号「マルチビツ
ト・デイジタル加算器」には、32ビツトの数値の
改良された加算器が開示されている。この加算器
は、既知のどの加算器よりも高速であるが、最大
長の数値の加算をする適用例に最も有効である。
即ち、短い数値、例えば２又は４ビツトの数値が
加算される場合、前記出願に開示された回路は、
２つの32ビツトの数値を加算するのに必要となる
時間と同じ動作時間が必要となる。更に、前記出
願の回路は、加算にのみ使用され、他の共通の手
段、例えば減算には使用することができない。 （発明の概要） 前述の如き技術背景に鑑み、本発明の第１の目
的は、必要に応じて数値の加算又は減算を行い得
るLSI回路を提供することである。 本発明の他の目的は、異なる長さの数値が最も
有効に処理されるLSI回路を提供することであ
る。 本発明の前記目的は、数値の加算又は減算を行
うよう相互接続される既知の２ビツト加算器を使
用するLSI回路によつて達成され、２ビツト加算
器の各々は関連の論理回路網からの信号によつて
制御され、その論理回路網は動作される２ビツト
加算器の数を常に決定し、作動される２ビツト加
算器の動作モードを決定して、異なる長さの数値
が所望通り加算又は減算される。 （実施例の説明） 本発明を以下実施例に従つて詳細に説明する。 図面を詳細に参照する前に、マルチビツト加算
器に使用されるすべての加算器段には、３つの入
力（加算されるべきビツトＡ及びＢとキヤリイ・
イン信号CIN）と、２つの出力（和信号Ｓ及びキ
ヤリイ・アウト信号COUT）と、があることを述べ
ておく。複数（ここではＮ／２）の２ビツト加算
器段が結合されてマルチビツト加算器を形成する
とき、最下位段のキヤリイ・アウト信号は次に下
位の段へのキヤリイ・イン信号となるという具合
に続いて最後に最上位段へのキヤリイ・イン信号
が得られる。２つの２進数の減算（Ａ−Ｂ）は、
被減数Ａと減数Ｂの「２の補数」との算術和によ
つて達成され、ここで２進数Ｂの「２の補数」は
補数プラス１（＋１）で定義される。 ここで第１図を参照すると、図示の加算器／減
算器１０1は、既知の２ビツト加算器回路に加え
て、排他的ORゲート１１1，１１2と論理回路網
１３1，１３2を含んでいる。排他的ORゲート１
１1，１１2は、図示の如くB1及びB2入力信号と
加算／減算（Ａ／Ｓ）制御信号とに応答する。
Ａ／Ｓ制御信号が論理レベル「０」（加算を意味
する）のとき、排他的ORゲート１１1，１１2の
出力はB1，B2入力信号と同じになる。Ａ／Ｓ制
御信号が論理レベル「１」（減算を意味する）に
あるとき、排他的ORゲートの出力はB1，B2入力
信号の「２の補数」となる。 Ａ／Ｓ制御信号は、またフイールド長制御信号
Ｚとともに同じ構成の制御論理回路網１３1，１
３2に加えられる。 ここで簡単に第２図を参照すると、制御論理回
路網の１つ、ここでは論理回路網１３1が示され
該回路網はＺ及びＡ／Ｓ制御信号に加えて、キヤ
リイ・イン（CIN）入力（第１図におけるその時
のキヤリイ・アウトCOUT2と同じ）を受ける。論
理回路網１３1は、インバータ１５、トランスミ
ツシヨン・ゲート１７、NANDゲート１９、
NORゲート２１、ｐチヤンネル電界効果トラン
ジスタFET Ｐ１及びｎチヤンネルFET Ｎ１か
ら成り、それらは表に従つてキヤリイ・アウト
COUT出力を供給するように配置される。 表 Ｚ Ａ／Ｓ COUT ０ ０ CIN ０ １ CIN １ ０ ０ １ １ １ 表から、フイールド長制御信号Ｚが論理レベ
ル「０」のとき、トランスミツシヨン・ゲート１
７は、加算／減算（Ａ／Ｓ）制御信号の状態にか
かわらず、キヤリイ・インCIN入力をキヤリイ・
アウトCOUT出力として通過させる。これが制御論
理回路網の通常の動作モードで、そのキヤリイ信
号はＮビツト加算器／減算器の連続する２ビツト
段を伝搬することが可能となる。フイールド長制
御信号Ｚが論理レベル１のとき（フイールド長が
変えられるべきであり、２つの新しいデイジタル
数が加算器／減算器の次の２ビツト段で、加算又
は減算されることを意味する）、その新しいデイ
ジタル数が加算されるべきか又は減算されるべき
かによつてキヤリイ・アウトCOUT出力が夫々論理
レベル０又は論理レベル１にセツトされる。そし
て、フイルド長制御信号Ｚが論理レベル１のと
き、トランスミツシヨン・ゲート１７は動作禁止
され、FET Ｐ１又はFET Ｎ１のいずれかがON
となり（Ａ／Ｓ制御信号の状態によつて）、COUT
出力信号を供給する。Ｚ制御信号が論理レベル１
でＡ／Ｓ制御信号が論理レベル０のとき、NOR
ゲート２１は、論理レベル１を与えてFET Ｎ１
をONにし論理レベル０をCOUT出力として供給す
る。一方、Ｚ及びＡ／Ｓ制御信号が論理レベル１
のとき、NANDゲート１９は、論理レベル０を
与えてFET Ｐ１をONにし論理レベル１をCOUT
出力として供給する。 ここで再び第１図を参照すると、排他的ORゲ
ート１１1，１１2からの出力信号は、図示の如く
排他的ORゲート２３1，２３2に加えられ、夫々
A1及びA2入力と結合される。排他的ORゲート１
１1からの出力信号は、またインバータ２５Ａに
よつて反転され、キヤリイ発生回路２７Ａ，２９
Ａに対する1制御信号を形成し、それ
と同時に排他的ORゲート１１2からの出力信号は
インバータ２５Ｂで反転されキヤリイ発生回路２
７Ｂ，２９Ｂに対する2制御信号を形
成する。同様に、A1及びA2入力はインバータ２
８Ａ，２８Ｂで反転される。排他的ORゲート２
３1，２３2からの出力信号は、夫々(a)排他的OR
ゲート３１1，３１2に対する入力信号として、そ
して(b)キヤリイ発生回路２７Ａ，２９Ａ及び２７
Ｂ，２９Ｂに対する制御信号として供給される。
B1及び2入力が1及び2入力
と入れ替ることを除き、キヤリイ発生回路２７
Ａ，２９Ａは本願と同一の出願人の昭和60年11月
１日に出願された特願昭60−246111号「マルチビ
ツト・デイジタル加算器」に示されるものと同じ
である。 キヤリイ発生回路２７Ａには論理１レベルの固
定されたキヤリイ・インCIN入力が与えられ、キ
ヤリイ発生回路２９Ａは論理０レベルの固定CIN
入力を有し、それによつて加算器／減算器１０1
が加算モードにあるとき（即ち、Ａ／Ｓ制御信号
は論理レベル０にセツトされる）、夫々表及び
表に従つて動作する。
【表】 １ ０ ０ ０ ０ ０ ０
１ ０ １ ０ １ １ １
１ １ ０ ０ ０ １ １
１ １ １ ０ １ ０ １
【表】 ０ ０ ０ ０ ０ ０ ０
０ ０ １ ０ １ １ ０
０ １ ０ ０ ０ １ ０
０ １ １ ０ １ ０ １
また、加算器／減算器１０1が減算モードにあ
るとき（即ち、Ａ／Ｓ制御信号が論理レベル１に
セツトされるとき）、キヤリイ発生回路２７Ａ，
２９Ａは夫々次の表及びに従つて動作する。
【表】 １ ０ ０ １ １ １ １
１ ０ １ １ ０ ０ ０
１ １ ０ １ １ ０ １
１ １ １ １ ０ １ １
【表】 ０ ０ ０ １ １ １ ０
０ ０ １ １ ０ ０ ０
０ １ ０ １ １ ０ １
０ １ １ １ ０ １ ０
キヤリイ発生回路２７Ａのキヤリイ・アウト
COUT1出力は、キヤリイ発生回路２７Ｂ及びトラ
ンスミツシヨン・ゲート３３1への入力として与
えられる。同様に、キヤリイ発生回路２９Ａのキ
ヤリイ・アウトC* OUT1出力（アステリスクは論理
レベル０の入力でキヤリイ連鎖が始まることを表
わす）は、キヤリイ発生回路２９Ｂとトランスミ
ツシヨン・スイツチ３３2の両方の入力として与
えられる。キヤリイ発生回路２７Ｂ，２９Ｂはこ
こではキヤリイ発生回路２７Ａ，２９Ａと同一
で、それらの加算モードにおける動作は表及び
表に、減算モードにおける動作は表及び表
に示される。 キヤリイ発生回路２７Ｂのキヤリイ・アウト出
力COUT2は、非反転増幅器３５1を通して制御論理
回路網１３1に送られ、またトランスミツシヨ
ン・スイツチ３７1への入力としても与えられる。
同様に、キヤリイ発生回路２９Ｂからのキヤリ
イ・アウト出力C* OUT2は、非反転増幅器３５2を
通して制御論理回路網１３2に送られ、またトラ
ンスミツシヨン・スイツチ３７2への入力として
も与えられる。 ここで、加算器／減算器１０1は一対のマルチ
ビツト数（AN及びBN）の２つの最下位ビツトに
対して動作し、Ａ／Ｓ制御信号はキヤリイ・イン
CIN入力として利用されることに注目すべきであ
る。このことは、キヤリイ発生回路２７Ａ，２７
Ｂ及び関連のゲートはＡ／Ｓ制御信号が論理レベ
ル０にあるとき動作せず、キヤリイ発生回路２９
Ａ，２９Ｂが動作することを意味する。加算モー
ドにあるとき（即ち、Ａ／Ｓ制御信号が論理レベ
ル０にセツトされるとき）、排他的ORゲート３
１1はA1B1Ａ／ＳCINとして表わすことの
できるS1出力信号を形成するように作動し、排他
的ORゲート３１2はA2B2Ａ／ＳC* OUT1とし
て表わすことのできるS2出力を形成するように作
動する。S2出力に関連するキヤリイ・アウト出力
C* OUT2は、トランスミツシヨン・スイツチ３７2
及びバツフア増幅器３９を通して与えられる。
C* OUT2出力は、また増幅器３５2、制御論理回路
網１３2（フイールド長制御信号Ｚは論理レベル１
にセツトされていないと仮定する）、及びトラン
スミツシヨン・スイツチ４１2を通して、次に続
く２ビツト段（図示せず）にキヤリイ・イン入力
として送られる。加算器／減算器５０のすべての
後続段において、Ａ／Ｓ制御信号はキヤリイ・イ
ン入力に結合されず、故に各後続段からの和（及
び差）出力は、前の段からのキヤリイ・イン（ボ
ロウ・イン）によつて決定される。 前述したように、２のマルチビツト２進数の差
（Ａ−Ｂ）が必要なときは、被減数Ａと減数Ｂの
２つの補数との算術和によつて達成される。ここ
で、減算モードにおいて（即ち、Ａ／Ｓ制御信号
が論理レベル１にセツトされるとき）、排他的
ORゲート１１1，１１2は夫々B1及びB2入力の補
数を形成するように作動し、そしてキヤリイ発生
回路２７Ａ，２９Ａが動作可能状態になる。 ここで第３図を参照すると、２ビツト加算器／
減算器が結合してＮビツト加算器／減算器５０を
形成する態様が示される。２ビツト加算器／減算
器段１０1〜１０N/2の各々は２ビツト加算器／減
算器１０1（第１図）と同一である。ここで、キヤ
リ・イン入力CINは加算器／減算器５０に加えら
れるように示されていないが、Ａ／Ｓ制御信号が
最下位ビツトに対しキヤリイ・イン（ボロウ・イ
ン）入力として作用する。フイールド長制御信号
Z0〜ZN-1は加算器／減算器５０の各２ビツト段に
加えられる。加算器／減算器５０のフイールド
は、新しいワードの開始する前の２ビツト段にお
いて制御信号Ｚを論理レベル１にセツトすること
によつて制御される。制御信号Ｚのレベルは各段
で変えることができ、またキヤリイ・アウト信号
は各段で利用できるので、加算器／減算器５０の
異なる部分を使用してＮよりも少ない数のビツト
を有する数を加算（又は減算）することが可能と
なる。例えば、加算器／減算器５０の下位の半分
を最高Ｎ／２ビツトを有する２つの数を加算（又
は減算）するのに使用することができ、それと同
時に加算器／減算器５０の上位の半分を２つの異
なる数を加算（又は減算）するのに使用すること
ができる。そのような動作を達成するため、Ｚ制
御信号は第１及び（Ｎ／４−１）段で論理レベル
１にセツトされ、他のすべての段でＺ信号は論理
レベル０にセツトされる。 本発明を好適実施例に従つて説明したが、本発
明の範囲内で他の実施例が可能であることは当業
者には明らかである。
【図面の簡単な説明】
第１図は周知の２つのビツト加算器と本発明に
よる関連の論理回路網との簡略化した回路図であ
る。第２図は第１図に示す回路網の一例を示す回
路図である。第３図は「Ｎ」ビツトの加算器（又
は減算器）の形成法を示す簡略化したブロツク図
である。 （符号説明）、１３1，１３2：制御論理回路網、
Ａ／Ｓ：加算／減算制御信号、Ｚ：フイールド長
制御信号、１７：トランスミツシヨン・ゲート、
２７Ａ，２７Ｂ，２９Ａ，２９Ｂ：キヤリイ発生
回路。

Claims (1)

  1. 【特許請求の範囲】 １ 各々がＮビツト（Ｎは２より大きい数）を有
    する２つのデイジタル数を接続された複数の段で
    加算することができ、適正なキヤリイ信号が段か
    ら段へ伝達されるマルチビツト加算器において、 (A) 論理１又は論理０のいずれかのレベルを有す
    る第１信号に応答して、前記複数の段のうちの
    選択された段を電気的に分離して、各々がＮビ
    ツトよりも少ないビツト数を有する少なくとも
    ４つのデイジタル数を同時に処理させる第１制
    御回路であつて、トランスミツシヨン・ゲート
    を含み、該ゲートは前記第１信号のレベルに応
    答して、その第１信号が論理０レベルにあると
    きキヤリイ信号を段から段に通過させ、第１信
    号が論理１レベルにあるときキヤリイ信号が段
    から段に通過するのを禁止する、第１制御回路
    と、 (B) 論理１又は論理０のいずれかのレベルを有す
    る第２信号に応答して、前記複数の段の各々に
    与えられるビツトのうちの１つを２の補数に変
    換して、複数の段の各々の加算の結果が与えら
    れたビツトの１つの他のビツトからの減算とな
    るようにする第２制御回路であつて、 (a) NANDゲート及び排他的NORゲートであ
    つて、第１及び第２信号に応答して第１信号
    が論理１レベルにあるときにのみ、第２信号
    の論理レベルを表す論理信号を各段のどちら
    か一方が発生するNANDゲート及び排他的
    NORゲートと、 (b) その制御電極が前記NANDゲートの出力
    に接続されるｐチヤンネルFET及びその制
    御電極が前記排他的NORゲートの出力に接
    続されるｎチヤンネルFETであつて、電源
    とグランドとの間に直列に接続され、第１信
    号が論理１レベルにあるときそのいずれかが
    導通するｐチヤンネルFET及びｎチヤンネ
    ルFETと、 (c) 前記トランスミツシヨン・ゲートの出力を
    ｐチヤンネル及びｎチヤンネルFETの結合
    点に接続する手段と、 から成る第２制御回路と、 から構成されるマルチビツト加算器。
JP61047173A 1985-03-04 1986-03-04 マルチビツト加算器 Granted JPS61204736A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/708,185 US4707800A (en) 1985-03-04 1985-03-04 Adder/substractor for variable length numbers
US708185 1985-03-04

Publications (2)

Publication Number Publication Date
JPS61204736A JPS61204736A (ja) 1986-09-10
JPH0479013B2 true JPH0479013B2 (ja) 1992-12-14

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ID=24844730

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Application Number Title Priority Date Filing Date
JP61047173A Granted JPS61204736A (ja) 1985-03-04 1986-03-04 マルチビツト加算器

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US (1) US4707800A (ja)
JP (1) JPS61204736A (ja)
DE (1) DE3607045A1 (ja)
GB (1) GB2172129B (ja)

Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3880409T2 (de) * 1987-09-23 1993-11-25 France Telecom Binäre Additions- und Multiplikationsvorrichtung.
US5047975A (en) * 1987-11-16 1991-09-10 Intel Corporation Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode
AU626847B2 (en) * 1987-11-16 1992-08-13 Intel Corporation Dual mode adder circuitry
US5189636A (en) * 1987-11-16 1993-02-23 Intel Corporation Dual mode combining circuitry
JPH01180633A (ja) * 1988-01-12 1989-07-18 Mitsubishi Electric Corp 加算器
GB2215496A (en) * 1988-02-25 1989-09-20 Texas Instruments Ltd Multi-stage parallel binary adders and/or subtractors
US4899305A (en) * 1988-06-15 1990-02-06 National Semiconductor Corp. Manchester carry adder circuit
JP2739487B2 (ja) * 1988-12-20 1998-04-15 株式会社日立製作所 描画処理装置及びその描画処理装置を用いた画像表示装置
GB8904392D0 (en) * 1989-02-27 1989-04-12 Ibm An arithmetic logic unit for a graphics processor
US4982357A (en) * 1989-04-28 1991-01-01 International Business Machines Corporation Plural dummy select chain logic synthesis network
JP2580814B2 (ja) * 1990-01-05 1997-02-12 ヤマハ株式会社 楽音信号発生装置
JPH0454679A (ja) * 1990-06-25 1992-02-21 Nec Corp 演算装置
US5218564A (en) * 1991-06-07 1993-06-08 National Semiconductor Corporation Layout efficient 32-bit shifter/register with 16-bit interface
JP2806171B2 (ja) * 1992-08-31 1998-09-30 日本電気株式会社 データ演算装置
US5483478A (en) * 1992-10-16 1996-01-09 Xilinx, Inc. Method and structure for reducing carry delay for a programmable carry chain
US5333120A (en) * 1992-11-17 1994-07-26 Gilber T Joseph R Binary two's complement arithmetic circuit
US5471414A (en) * 1993-03-17 1995-11-28 Intel Corporation Fast static CMOS adder
US5327369A (en) * 1993-03-31 1994-07-05 Intel Corporation Digital adder and method for adding 64-bit, 16-bit and 8-bit words
EP0654733B1 (en) * 1993-11-23 2000-05-24 Hewlett-Packard Company Parallel data processing in a single processor
US5390135A (en) * 1993-11-29 1995-02-14 Hewlett-Packard Parallel shift and add circuit and method
US5883824A (en) * 1993-11-29 1999-03-16 Hewlett-Packard Company Parallel adding and averaging circuit and method
US5541865A (en) * 1993-12-30 1996-07-30 Intel Corporation Method and apparatus for performing a population count operation
US5642306A (en) * 1994-07-27 1997-06-24 Intel Corporation Method and apparatus for a single instruction multiple data early-out zero-skip multiplier
US6738793B2 (en) 1994-12-01 2004-05-18 Intel Corporation Processor capable of executing packed shift operations
ZA9510127B (en) * 1994-12-01 1996-06-06 Intel Corp Novel processor having shift operations
WO1996017293A1 (en) * 1994-12-01 1996-06-06 Intel Corporation A microprocessor having a multiply operation
US6275834B1 (en) 1994-12-01 2001-08-14 Intel Corporation Apparatus for performing packed shift operations
US5819101A (en) * 1994-12-02 1998-10-06 Intel Corporation Method for packing a plurality of packed data elements in response to a pack instruction
EP1265132A3 (en) * 1994-12-02 2005-02-09 Intel Corporation Microprocessor with packing operation of composite operands
US5752001A (en) * 1995-06-01 1998-05-12 Intel Corporation Method and apparatus employing Viterbi scoring using SIMD instructions for data recognition
US7395298B2 (en) 1995-08-31 2008-07-01 Intel Corporation Method and apparatus for performing multiply-add operations on packed data
US5721892A (en) * 1995-08-31 1998-02-24 Intel Corporation Method and apparatus for performing multiply-subtract operations on packed data
US6385634B1 (en) * 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
US6058408A (en) * 1995-09-05 2000-05-02 Intel Corporation Method and apparatus for multiplying and accumulating complex numbers in a digital filter
US5936872A (en) * 1995-09-05 1999-08-10 Intel Corporation Method and apparatus for storing complex numbers to allow for efficient complex multiplication operations and performing such complex multiplication operations
US5983253A (en) * 1995-09-05 1999-11-09 Intel Corporation Computer system for performing complex digital filters
US6237016B1 (en) 1995-09-05 2001-05-22 Intel Corporation Method and apparatus for multiplying and accumulating data samples and complex coefficients
US6470370B2 (en) 1995-09-05 2002-10-22 Intel Corporation Method and apparatus for multiplying and accumulating complex numbers in a digital filter
US5822459A (en) * 1995-09-28 1998-10-13 Intel Corporation Method for processing wavelet bands
US5984515A (en) * 1995-12-15 1999-11-16 Intel Corporation Computer implemented method for providing a two dimensional rotation of packed data
US5935240A (en) * 1995-12-15 1999-08-10 Intel Corporation Computer implemented method for transferring packed data between register files and memory
US5757432A (en) * 1995-12-18 1998-05-26 Intel Corporation Manipulating video and audio signals using a processor which supports SIMD instructions
US5815421A (en) * 1995-12-18 1998-09-29 Intel Corporation Method for transposing a two-dimensional array
US5835748A (en) * 1995-12-19 1998-11-10 Intel Corporation Method for executing different sets of instructions that cause a processor to perform different data type operations on different physical registers files that logically appear to software as a single aliased register file
US5852726A (en) * 1995-12-19 1998-12-22 Intel Corporation Method and apparatus for executing two types of instructions that specify registers of a shared logical register file in a stack and a non-stack referenced manner
US6792523B1 (en) * 1995-12-19 2004-09-14 Intel Corporation Processor with instructions that operate on different data types stored in the same single logical register file
US5857096A (en) * 1995-12-19 1999-01-05 Intel Corporation Microarchitecture for implementing an instruction to clear the tags of a stack reference register file
US5940859A (en) 1995-12-19 1999-08-17 Intel Corporation Emptying packed data state during execution of packed data instructions
AU1465497A (en) * 1995-12-19 1997-07-28 Intel Corporation A computer system performing a two-dimensional rotation of packed data representing multimedia information
US5701508A (en) * 1995-12-19 1997-12-23 Intel Corporation Executing different instructions that cause different data type operations to be performed on single logical register file
US5907842A (en) * 1995-12-20 1999-05-25 Intel Corporation Method of sorting numbers to obtain maxima/minima values with ordering
US5787026A (en) * 1995-12-20 1998-07-28 Intel Corporation Method and apparatus for providing memory access in a processor pipeline
US6036350A (en) * 1995-12-20 2000-03-14 Intel Corporation Method of sorting signed numbers and solving absolute differences using packed instructions
US5742529A (en) * 1995-12-21 1998-04-21 Intel Corporation Method and an apparatus for providing the absolute difference of unsigned values
US5880979A (en) * 1995-12-21 1999-03-09 Intel Corporation System for providing the absolute difference of unsigned values
US5793661A (en) * 1995-12-26 1998-08-11 Intel Corporation Method and apparatus for performing multiply and accumulate operations on packed data
US5983257A (en) * 1995-12-26 1999-11-09 Intel Corporation System for signal processing using multiply-add operations
US5740392A (en) * 1995-12-27 1998-04-14 Intel Corporation Method and apparatus for fast decoding of 00H and OFH mapped instructions
US6092184A (en) * 1995-12-28 2000-07-18 Intel Corporation Parallel processing of pipelined instructions having register dependencies
US5835392A (en) * 1995-12-28 1998-11-10 Intel Corporation Method for performing complex fast fourier transforms (FFT's)
US5764943A (en) * 1995-12-28 1998-06-09 Intel Corporation Data path circuitry for processor having multiple instruction pipelines
US5862067A (en) * 1995-12-29 1999-01-19 Intel Corporation Method and apparatus for providing high numerical accuracy with packed multiply-add or multiply-subtract operations
US5854918A (en) * 1996-01-24 1998-12-29 Ricoh Company Ltd. Apparatus and method for self-timed algorithmic execution
JP3356613B2 (ja) * 1996-02-14 2002-12-16 日本電気株式会社 加算方法および加算器
US5621674A (en) * 1996-02-15 1997-04-15 Intel Corporation Computer implemented method for compressing 24 bit pixels to 16 bit pixels
US6009191A (en) * 1996-02-15 1999-12-28 Intel Corporation Computer implemented method for compressing 48-bit pixels to 16-bit pixels
US5959636A (en) * 1996-02-23 1999-09-28 Intel Corporation Method and apparatus for performing saturation instructions using saturation limit values
US5822232A (en) * 1996-03-01 1998-10-13 Intel Corporation Method for performing box filter
US6070237A (en) * 1996-03-04 2000-05-30 Intel Corporation Method for performing population counts on packed data types
US5831885A (en) * 1996-03-04 1998-11-03 Intel Corporation Computer implemented method for performing division emulation
US5835782A (en) * 1996-03-04 1998-11-10 Intel Corporation Packed/add and packed subtract operations
US6049864A (en) * 1996-08-20 2000-04-11 Intel Corporation Method for scheduling a flag generating instruction and a subsequent instruction by executing the flag generating instruction in a microprocessor
GB2317466B (en) * 1996-09-23 2000-11-08 Advanced Risc Mach Ltd Data processing condition code flags
US5881279A (en) * 1996-11-25 1999-03-09 Intel Corporation Method and apparatus for handling invalid opcode faults via execution of an event-signaling micro-operation
US5941938A (en) * 1996-12-02 1999-08-24 Compaq Computer Corp. System and method for performing an accumulate operation on one or more operands within a partitioned register
US5909572A (en) * 1996-12-02 1999-06-01 Compaq Computer Corp. System and method for conditionally moving an operand from a source register to a destination register
US6061521A (en) * 1996-12-02 2000-05-09 Compaq Computer Corp. Computer having multimedia operations executable as two distinct sets of operations within a single instruction cycle
US6009505A (en) * 1996-12-02 1999-12-28 Compaq Computer Corp. System and method for routing one operand to arithmetic logic units from fixed register slots and another operand from any register slot
US5893145A (en) * 1996-12-02 1999-04-06 Compaq Computer Corp. System and method for routing operands within partitions of a source register to partitions within a destination register
US6003125A (en) * 1997-01-24 1999-12-14 Texas Instruments Incorporated High performance adder for multiple parallel add operations
US6014684A (en) 1997-03-24 2000-01-11 Intel Corporation Method and apparatus for performing N bit by 2*N-1 bit signed multiplication
US6408320B1 (en) * 1998-01-27 2002-06-18 Texas Instruments Incorporated Instruction set architecture with versatile adder carry control
US6088800A (en) 1998-02-27 2000-07-11 Mosaid Technologies, Incorporated Encryption processor with shared memory interconnect
US6081824A (en) * 1998-03-05 2000-06-27 Intel Corporation Method and apparatus for fast unsigned integral division
US6418529B1 (en) 1998-03-31 2002-07-09 Intel Corporation Apparatus and method for performing intra-add operation
US7395302B2 (en) 1998-03-31 2008-07-01 Intel Corporation Method and apparatus for performing horizontal addition and subtraction
US6041404A (en) 1998-03-31 2000-03-21 Intel Corporation Dual function system and method for shuffling packed data elements
US7392275B2 (en) * 1998-03-31 2008-06-24 Intel Corporation Method and apparatus for performing efficient transformations with horizontal addition and subtraction
US6249799B1 (en) * 1998-06-19 2001-06-19 Ati International Srl Selective carry boundary
US6363408B1 (en) * 1998-10-30 2002-03-26 Intel Corporation Method and apparatus for summing selected bits from a plurality of machine vectors
US6397241B1 (en) 1998-12-18 2002-05-28 Motorola, Inc. Multiplier cell and method of computing
JP3487783B2 (ja) * 1999-03-17 2004-01-19 富士通株式会社 加算回路、それを利用した積分回路、及びそれを利用した同期確立回路
US6449629B1 (en) * 1999-05-12 2002-09-10 Agere Systems Guardian Corp. Three input split-adder
US6748411B1 (en) * 2000-11-20 2004-06-08 Agere Systems Inc. Hierarchical carry-select multiple-input split adder
US7155601B2 (en) * 2001-02-14 2006-12-26 Intel Corporation Multi-element operand sub-portion shuffle instruction execution
JP2002312160A (ja) * 2001-04-13 2002-10-25 Fujitsu Ltd ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ
US6922717B2 (en) 2001-09-28 2005-07-26 Intel Corporation Method and apparatus for performing modular multiplication
US20030065696A1 (en) * 2001-09-28 2003-04-03 Ruehle Michael D. Method and apparatus for performing modular exponentiation
US7725521B2 (en) * 2001-10-29 2010-05-25 Intel Corporation Method and apparatus for computing matrix transformations
US7430578B2 (en) 2001-10-29 2008-09-30 Intel Corporation Method and apparatus for performing multiply-add operations on packed byte data
US7631025B2 (en) * 2001-10-29 2009-12-08 Intel Corporation Method and apparatus for rearranging data between multiple registers
US7818356B2 (en) 2001-10-29 2010-10-19 Intel Corporation Bitstream buffer manipulation with a SIMD merge instruction
US7739319B2 (en) * 2001-10-29 2010-06-15 Intel Corporation Method and apparatus for parallel table lookup using SIMD instructions
US7624138B2 (en) 2001-10-29 2009-11-24 Intel Corporation Method and apparatus for efficient integer transform
US7685212B2 (en) * 2001-10-29 2010-03-23 Intel Corporation Fast full search motion estimation with SIMD merge instruction
US20040054877A1 (en) 2001-10-29 2004-03-18 Macy William W. Method and apparatus for shuffling data
US7219118B2 (en) * 2001-11-06 2007-05-15 Broadcom Corporation SIMD addition circuit
US7047383B2 (en) * 2002-07-11 2006-05-16 Intel Corporation Byte swap operation for a 64 bit operand
JP3540807B2 (ja) * 2002-08-27 2004-07-07 沖電気工業株式会社 加算器，乗算器，及び集積回路
US7149768B2 (en) * 2002-10-15 2006-12-12 Ceva D.S.P. Ltd. 3-input arithmetic logic unit
US7991820B1 (en) * 2007-08-07 2011-08-02 Leslie Imre Sohay One step binary summarizer
US8078836B2 (en) 2007-12-30 2011-12-13 Intel Corporation Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a common set of per-lane control bits
CN101803205B (zh) * 2008-08-15 2013-12-18 Lsi公司 近码字的ram列表解码
KR102072543B1 (ko) * 2013-01-28 2020-02-03 삼성전자 주식회사 복수 데이터 형식을 지원하는 가산기 및 그 가산기를 이용한 복수 데이터 형식의 가감 연산 지원 방법
US11016733B2 (en) * 2018-09-27 2021-05-25 Intel Corporation Continuous carry-chain packing

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3100835A (en) * 1960-01-06 1963-08-13 Ibm Selecting adder
US3535502A (en) * 1967-11-15 1970-10-20 Ibm Multiple input binary adder
NL6908710A (ja) * 1969-06-07 1970-12-09
US3670308A (en) * 1970-12-24 1972-06-13 Bell Telephone Labor Inc Distributed logic memory cell for parallel cellular-logic processor
US3767906A (en) * 1972-01-21 1973-10-23 Rca Corp Multifunction full adder
DE2222195A1 (de) * 1972-05-05 1973-11-22 Siemens Ag Anordnung zur verarbeitung von operanden von programmen
US3987291A (en) * 1975-05-01 1976-10-19 International Business Machines Corporation Parallel digital arithmetic device having a variable number of independent arithmetic zones of variable width and location
US3993891A (en) * 1975-07-03 1976-11-23 Burroughs Corporation High speed parallel digital adder employing conditional and look-ahead approaches
US4052604A (en) * 1976-01-19 1977-10-04 Hewlett-Packard Company Binary adder
US4439835A (en) * 1981-07-14 1984-03-27 Rockwell International Corporation Apparatus for and method of generation of ripple carry signals in conjunction with logical adding circuitry
JPS5892036A (ja) * 1981-11-27 1983-06-01 Toshiba Corp 加算回路
US4523292A (en) * 1982-09-30 1985-06-11 Rca Corporation Complementary FET ripple carry binary adder circuit
US4536855A (en) * 1982-12-23 1985-08-20 International Telephone And Telegraph Corporation Impedance restoration for fast carry propagation

Also Published As

Publication number Publication date
GB2172129B (en) 1989-06-28
US4707800A (en) 1987-11-17
JPS61204736A (ja) 1986-09-10
GB8604607D0 (en) 1986-04-03
GB2172129A (en) 1986-09-10
DE3607045A1 (de) 1986-09-11

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