JP2681968B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JP2681968B2 JP2681968B2 JP63031239A JP3123988A JP2681968B2 JP 2681968 B2 JP2681968 B2 JP 2681968B2 JP 63031239 A JP63031239 A JP 63031239A JP 3123988 A JP3123988 A JP 3123988A JP 2681968 B2 JP2681968 B2 JP 2681968B2
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- G06F2207/5442—Absolute difference
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特に２つのデー
タの差に関するデータを高速に得るようにした演算処理
装置に関する。
タの差に関するデータを高速に得るようにした演算処理
装置に関する。
従来の技術 従来、２つのデータの差の絶対値を求めるには第４図
のブロック図に示すような構成が用いられていた。第４
図において、401,403は反転器、402,404は加算器,405は
選択回路であり、406は桁上げ信号、407は上位あふれ信
号である。
のブロック図に示すような構成が用いられていた。第４
図において、401,403は反転器、402,404は加算器,405は
選択回路であり、406は桁上げ信号、407は上位あふれ信
号である。
以下に第４図のブロック図の動作を説明する。第４図
の構成では、まず２つのデータの差（Ｘ−Ｙ）を求めて
いる。一般に２つのデータの差は減数の２の補数と被減
数とを加算することにより実現され、入力データＹの反
転を反転器401により求め、この値と入力データＸとを
加算器402により加算する。この時Ｙの２の補数をとる
ために加算器402に桁上げ信号406として“1"を加えてい
る。また、その結果の桁あふれ信号407の値により減算
結果（Ｘ−Ｙ）が正であるか負であるかが判断され、結
果が正である場合には減算結果をそのまま出力し、負で
ある場合には減算結果を反転器403により反転し加算器4
04により“1"を加えて減算結果の２の補数を出力して入
力データーＸおよびＹの差の絶対値を求めている。
の構成では、まず２つのデータの差（Ｘ−Ｙ）を求めて
いる。一般に２つのデータの差は減数の２の補数と被減
数とを加算することにより実現され、入力データＹの反
転を反転器401により求め、この値と入力データＸとを
加算器402により加算する。この時Ｙの２の補数をとる
ために加算器402に桁上げ信号406として“1"を加えてい
る。また、その結果の桁あふれ信号407の値により減算
結果（Ｘ−Ｙ）が正であるか負であるかが判断され、結
果が正である場合には減算結果をそのまま出力し、負で
ある場合には減算結果を反転器403により反転し加算器4
04により“1"を加えて減算結果の２の補数を出力して入
力データーＸおよびＹの差の絶対値を求めている。
発明が解決しようとする課題 上記従来技術では、２つのデータの差を求めるための
加算器と、減算結果が負の場合にその減算結果の２の補
数を求めるための加算器との２つの加算器を必要とし、
これらの２つの加算器は２つのデータの差の絶対値を演
算するうえでのクリティカルパスとなり、回路規模が大
きい、演算時間が長いなどの問題点がある。
加算器と、減算結果が負の場合にその減算結果の２の補
数を求めるための加算器との２つの加算器を必要とし、
これらの２つの加算器は２つのデータの差の絶対値を演
算するうえでのクリティカルパスとなり、回路規模が大
きい、演算時間が長いなどの問題点がある。
本発明の目的は、このような従来の問題点を改善し、
加算器に簡単な回路を付加することにより少ない回路素
子で２つのデータの差の絶対値あるいは２つのデータの
差の絶対値の２の補数値を高速に出力し、高速な演算処
理装置を提供することにある。
加算器に簡単な回路を付加することにより少ない回路素
子で２つのデータの差の絶対値あるいは２つのデータの
差の絶対値の２の補数値を高速に出力し、高速な演算処
理装置を提供することにある。
課題を解決するための手段 上記問題点を解決するために本発明では、第１のデー
タの反転と第２のデータとの和の反転を出力する加算反
転手段と、前記第１のデータの反転と前記第２のデータ
と１との和を出力する加算手段と、前記加算反転手段の
出力の第１の上位あふれの値あるいは前記加算手段の出
力の第２の上位あふれの値により、前記加算反転手段あ
るいは加算手段の結果を選択して出力する選択出力手段
を設け、前記加算反転手段と前記加算手段の桁上げ生成
回路が同一の桁上げ生成伝搬発生回路を用いて同時に実
行して前記選択出力手段により、２つのデータの差の絶
対値、あるいは２つのデータの差の絶対値の２の補数値
を出力するようにしている。
タの反転と第２のデータとの和の反転を出力する加算反
転手段と、前記第１のデータの反転と前記第２のデータ
と１との和を出力する加算手段と、前記加算反転手段の
出力の第１の上位あふれの値あるいは前記加算手段の出
力の第２の上位あふれの値により、前記加算反転手段あ
るいは加算手段の結果を選択して出力する選択出力手段
を設け、前記加算反転手段と前記加算手段の桁上げ生成
回路が同一の桁上げ生成伝搬発生回路を用いて同時に実
行して前記選択出力手段により、２つのデータの差の絶
対値、あるいは２つのデータの差の絶対値の２の補数値
を出力するようにしている。
作用 上記構成により、まず、前記加算反転手段を用いるこ
とにより、（第１のデータ−第２のデータ）の結果を求
め、ほぼ同時に前記加算手段を用いることにより、（第
２のデータ−第１のデータ）の結果を求め、次に、この
加算反転手段あるいは加算手段の桁あふれ値により、前
記選択出力手段を用いて加算反転手段あるいは加算手段
の結果を選択して出力することにより、第１のデータと
第２のデータの差の絶対値あるいは差の絶対値の２の補
数値を高速に求めることができる。
とにより、（第１のデータ−第２のデータ）の結果を求
め、ほぼ同時に前記加算手段を用いることにより、（第
２のデータ−第１のデータ）の結果を求め、次に、この
加算反転手段あるいは加算手段の桁あふれ値により、前
記選択出力手段を用いて加算反転手段あるいは加算手段
の結果を選択して出力することにより、第１のデータと
第２のデータの差の絶対値あるいは差の絶対値の２の補
数値を高速に求めることができる。
また、前記加算反転手段を行なう回路と前記加算手段
を行なう回路は、同一の桁上げ生成伝搬発生回路を用い
て構成することができるため、従来例のような減算結果
をもとめる加算器とその２の補数値を求める加算器との
２つの加算器を用いる手段に比較して、回路素子数を大
幅に少なくすることができる。
を行なう回路は、同一の桁上げ生成伝搬発生回路を用い
て構成することができるため、従来例のような減算結果
をもとめる加算器とその２の補数値を求める加算器との
２つの加算器を用いる手段に比較して、回路素子数を大
幅に少なくすることができる。
実施例 第１図は本発明の第１の実施例の構成を示すブロック
図である。第１図において、101は反転器、102は加算反
転器、103は加算器、104は選択回路、105は上位あふれ
信号、106は桁上げ信号である。
図である。第１図において、101は反転器、102は加算反
転器、103は加算器、104は選択回路、105は上位あふれ
信号、106は桁上げ信号である。
第１図の回路の動作を説明すると、まず反転器101に
より第１の入力データＸの全桁の反転を求め、これと
第２のデータＹが、102の加算反転器に入力され、第１
の入力データの反転′と第２の入力データＹを加算
し、その結果の全桁を反転して を出力し（Ｘ−Ｙ）を求める。さらに、これとほぼ同時
に、第１の入力データの反転と第２のデータＹが、10
3の加算器に入力され、第１の入力データの反転と第
２のに入力データＹおよび桁上げ信号として最下位から
“1"を加算し、その結果（＋Ｙ＋１）を出力し（−Ｘ
＋Ｙ）すなわち加算反転器102の出力結果の符号反転値
を求める。次に、加算反転器102の上位あふれ信号105の
値により、（Ｘ−Ｙ）の結果が正であるかあるいは負で
あるかが判断され、正である場合には加算反転器102の
出力が、負である場合には加算器103の出力が、選択回
路104により選択されて絶対値|X−Y|が出力される。
より第１の入力データＸの全桁の反転を求め、これと
第２のデータＹが、102の加算反転器に入力され、第１
の入力データの反転′と第２の入力データＹを加算
し、その結果の全桁を反転して を出力し（Ｘ−Ｙ）を求める。さらに、これとほぼ同時
に、第１の入力データの反転と第２のデータＹが、10
3の加算器に入力され、第１の入力データの反転と第
２のに入力データＹおよび桁上げ信号として最下位から
“1"を加算し、その結果（＋Ｙ＋１）を出力し（−Ｘ
＋Ｙ）すなわち加算反転器102の出力結果の符号反転値
を求める。次に、加算反転器102の上位あふれ信号105の
値により、（Ｘ−Ｙ）の結果が正であるかあるいは負で
あるかが判断され、正である場合には加算反転器102の
出力が、負である場合には加算器103の出力が、選択回
路104により選択されて絶対値|X−Y|が出力される。
次に、第１の入力データの反転と第２の入力データ
Ｙを加算し、その結果の全桁を反転して を得ることにより、（Ｘ−Ｙ）の値を求めることができ
ることを説明する。２の補数表現のデータの符号反転値
は、一般に、そのデータの全桁を反転しさらに“1"を加
えることにより得ている。
Ｙを加算し、その結果の全桁を反転して を得ることにより、（Ｘ−Ｙ）の値を求めることができ
ることを説明する。２の補数表現のデータの符号反転値
は、一般に、そのデータの全桁を反転しさらに“1"を加
えることにより得ている。
すなわち、次式が成り立つ。
−Ａ＝＋１ ……（１） したがって、１式を用いれば、 となり、 は（Ｘ−Ｙ）に等しいことがわかる。また、２式から
（＋Ｙ＋１）が（−Ｘ＋Ｙ）に等しいことがわかる。
また、 の上位あふれ信号は（Ｘ−Ｙ）の値が負である場合に
“1"となり、正である場合に“0"となることは明らかで
ある。
（＋Ｙ＋１）が（−Ｘ＋Ｙ）に等しいことがわかる。
また、 の上位あふれ信号は（Ｘ−Ｙ）の値が負である場合に
“1"となり、正である場合に“0"となることは明らかで
ある。
第１図の加算反転器102あるいは加算器103は従来の技
術、例えばリプル桁上げ加算器，桁上げ選択加算器ある
いは桁上げ先見加算器などにより容易に実現でき、（Ｘ
−Ｙ）および（−Ｘ＋Ｙ）をほぼ同時に演算し、それら
の結果から１つを選択して出力するので高速に絶対値を
求めることができる。また、第１図の回路では加算反転
器102の上位あふれ信号105によって出力の選択を行なっ
ているが、加算反転器102の出力と加算器103の出力は互
いに補の関係にあるので加算器103の上位あふれ信号に
より出力を選択する回路も同様にして構成できる。ま
た、第１図では、２つのデータの差の絶対値を出力する
ようにしているが、絶対値の２の補数値を出力すること
も容易にできることは以上の説明から明らかである。
術、例えばリプル桁上げ加算器，桁上げ選択加算器ある
いは桁上げ先見加算器などにより容易に実現でき、（Ｘ
−Ｙ）および（−Ｘ＋Ｙ）をほぼ同時に演算し、それら
の結果から１つを選択して出力するので高速に絶対値を
求めることができる。また、第１図の回路では加算反転
器102の上位あふれ信号105によって出力の選択を行なっ
ているが、加算反転器102の出力と加算器103の出力は互
いに補の関係にあるので加算器103の上位あふれ信号に
より出力を選択する回路も同様にして構成できる。ま
た、第１図では、２つのデータの差の絶対値を出力する
ようにしているが、絶対値の２の補数値を出力すること
も容易にできることは以上の説明から明らかである。
第２図は、第２の実施例を示すブロック図であり、こ
れは第１図における加算反転器102と加算器103とを同一
の桁上げ生成伝搬発生回路を用いて構成した例である。
第２図において201は反転回路、202は桁上げ生成伝搬発
生回路、203は反転和生成回路、204は和生成回路、205
は選択回路であり、206は桁上げ生成信号、207は桁上げ
伝搬信号、208は中間和信号、209は上位あふれ信号であ
り、桁上げ生成伝搬発生回路202と反転和生成回路203を
組み合わせたものが第１図の加算反転器102に対応し、
桁上げ生成伝搬発生回路202を和生成回路204を組み合わ
せたものが第１図の加算器103に対応している。
れは第１図における加算反転器102と加算器103とを同一
の桁上げ生成伝搬発生回路を用いて構成した例である。
第２図において201は反転回路、202は桁上げ生成伝搬発
生回路、203は反転和生成回路、204は和生成回路、205
は選択回路であり、206は桁上げ生成信号、207は桁上げ
伝搬信号、208は中間和信号、209は上位あふれ信号であ
り、桁上げ生成伝搬発生回路202と反転和生成回路203を
組み合わせたものが第１図の加算反転器102に対応し、
桁上げ生成伝搬発生回路202を和生成回路204を組み合わ
せたものが第１図の加算器103に対応している。
まず、第２図に示した桁上げ生成伝搬発生回路202に
ついて述べる。この桁上げ生成伝搬発生回路202は、こ
の回路に入力される２つのデータおよびＹの加算を行
なうために必要な桁あげ生成信号206、桁上げ伝搬信号2
07および中間和信号208を求めるための回路である。
ついて述べる。この桁上げ生成伝搬発生回路202は、こ
の回路に入力される２つのデータおよびＹの加算を行
なうために必要な桁あげ生成信号206、桁上げ伝搬信号2
07および中間和信号208を求めるための回路である。
以下入力されるデータをｎ桁として ＝▲▼……▲▼……▼▼および Ｙ＝yn-1……y1y0として説明する。まず、桁上げ生成関
数gi,jおよび桁上げ伝搬関数pi,jを考える。ここで、
（ｉ≧ｊ）であり、gi,jはｊ桁目からｉ桁目までの加算
を行なった場合に上位へ桁上がりが生成されることを表
し、pi,jはｊ桁目からｉ桁目までの加算を行なった場合
に、下位から桁上がりがあった場合に上位へ桁上がりを
伝搬することを表している。
数gi,jおよび桁上げ伝搬関数pi,jを考える。ここで、
（ｉ≧ｊ）であり、gi,jはｊ桁目からｉ桁目までの加算
を行なった場合に上位へ桁上がりが生成されることを表
し、pi,jはｊ桁目からｉ桁目までの加算を行なった場合
に、下位から桁上がりがあった場合に上位へ桁上がりを
伝搬することを表している。
この定義から、各桁自身の桁上げ生成関数gi,iおよび
桁上げ伝搬関数pi,iは入力データの各桁の値▲▼お
よびyiから以下のように与えられる。すなわち、 gi,i＝▲▼・yi ……（３） pi,i＝▲▼yi または、＝▲▼＋yi ……（４） が成り立つ。また、ｉ≧ｊ≧ｋの関係を有するi,j,kに
対して以下の関係式が成り立つ。
桁上げ伝搬関数pi,iは入力データの各桁の値▲▼お
よびyiから以下のように与えられる。すなわち、 gi,i＝▲▼・yi ……（３） pi,i＝▲▼yi または、＝▲▼＋yi ……（４） が成り立つ。また、ｉ≧ｊ≧ｋの関係を有するi,j,kに
対して以下の関係式が成り立つ。
すなわち、 gi,k＝gi,j＋pi,j・gj-1,k ……（５） pi,k＝pi,j・pj-1,k ……（６） である。この（３）ないし（６）式によりある基準とな
る桁ｋから各々の桁ｉまでの桁上げ生成関数gi,kおよび
桁上げ伝搬関数pi,kを求めることができる。すなわち、
加算を行なう各々の桁から（３）および（４）式で表さ
れる各桁自身の桁上げ生成関数gi,iおよび桁上げ伝搬関
数pi,iを求め、（５）および（６）式を繰り返し用いて
ある基準となる桁から各々の桁までの桁上げ生成関数g
i,kおよび桁上げ伝搬関数pi,kを求めることができる。
以上のようにして、入力データとＹとから各桁の桁上
げ生成関数gi,kおよび桁上げ伝搬関数pi,kを求め、さら
に後段で用いる中間和si、すなわち、 si＝▲▼yi ……（７） を求めることが第２図に示した桁上げ生成伝搬発生回路
202の動作である。
る桁ｋから各々の桁ｉまでの桁上げ生成関数gi,kおよび
桁上げ伝搬関数pi,kを求めることができる。すなわち、
加算を行なう各々の桁から（３）および（４）式で表さ
れる各桁自身の桁上げ生成関数gi,iおよび桁上げ伝搬関
数pi,iを求め、（５）および（６）式を繰り返し用いて
ある基準となる桁から各々の桁までの桁上げ生成関数g
i,kおよび桁上げ伝搬関数pi,kを求めることができる。
以上のようにして、入力データとＹとから各桁の桁上
げ生成関数gi,kおよび桁上げ伝搬関数pi,kを求め、さら
に後段で用いる中間和si、すなわち、 si＝▲▼yi ……（７） を求めることが第２図に示した桁上げ生成伝搬発生回路
202の動作である。
次に、反転和生成回路203および和生成回路204につい
て述べる。桁上げ生成関数gi,jおよび桁上げ伝搬関数p
i,jの定義から、すべての桁の加算を考えたときのｉ桁
目の桁上げciは次式で与えられる。
て述べる。桁上げ生成関数gi,jおよび桁上げ伝搬関数p
i,jの定義から、すべての桁の加算を考えたときのｉ桁
目の桁上げciは次式で与えられる。
ci＝gi,j＋pi,j・cj-1 ……（８） したがって、（８）式においてｊ＝０とおけば、 ci＝gi,o＋pi,o・c-1 ……（９） となり、（９）式はｉ桁での桁上げを各桁の桁上げ生成
関数gi,oと桁上げ伝搬関数pi,oおよび加算の最下位桁へ
の桁上げc-1とにより求められることを示している。さ
らに、ci-1よりｉ桁の最終和ziを次式により求めること
ができる。
関数gi,oと桁上げ伝搬関数pi,oおよび加算の最下位桁へ
の桁上げc-1とにより求められることを示している。さ
らに、ci-1よりｉ桁の最終和ziを次式により求めること
ができる。
したがって、最下位への桁上げc-1と、第２図の桁上
げ生成伝搬発生回路202の出力gi,kおよびpi,kとから、
（８）および（９）式により各桁の桁上げciを求め、こ
の信号と桁上げ生成伝搬発生回路202より出力されるsi
とにより、（10）式を用いて最終和ziを求めることがで
きる。第２図の反転和生成回路203では、このc-1を“0"
とし最終和ziを反転して出力することにより すなわち（Ｘ−Ｙ）を求め、第２図の和生成回路203で
はc-1を“1"とし最終和ziを出力することにより（＋
Ｙ＋１）すなわち（−Ｘ＋Ｙ）を求める。
げ生成伝搬発生回路202の出力gi,kおよびpi,kとから、
（８）および（９）式により各桁の桁上げciを求め、こ
の信号と桁上げ生成伝搬発生回路202より出力されるsi
とにより、（10）式を用いて最終和ziを求めることがで
きる。第２図の反転和生成回路203では、このc-1を“0"
とし最終和ziを反転して出力することにより すなわち（Ｘ−Ｙ）を求め、第２図の和生成回路203で
はc-1を“1"とし最終和ziを出力することにより（＋
Ｙ＋１）すなわち（−Ｘ＋Ｙ）を求める。
最後に、反転和生成回路203から出力される上位あふ
れ信号209の値により選択回路205を用いて すなわち（Ｘ−Ｙ）あるいは（＋Ｙ＋１）すなわち
（−Ｘ＋Ｙ）を選択して（Ｘ−Ｙ）の絶対値|X−Y|を出
力している。
れ信号209の値により選択回路205を用いて すなわち（Ｘ−Ｙ）あるいは（＋Ｙ＋１）すなわち
（−Ｘ＋Ｙ）を選択して（Ｘ−Ｙ）の絶対値|X−Y|を出
力している。
第３図は、第２図に示した本発明の第２の実施例を４
ビット構成でCMOS論理回路を用いて具体的に実現した場
合の回路図である。第３図において、301は反転器、302
は桁上げ生成伝搬発生回路、303は和生成回路、304は反
転和生成回路、305は選択回路であり、306,307,308,30
9,324,325,340,341はインバータ回路、310,313,316,31
9,335,338はEX-OR回路、311,314,317,320,322,326,332
はNOR回路、312,315,318,321,328,331,333はNAND回路、
323,327,342,343,344はOR-NAND回路、329,330はAND-NOR
回路である。
ビット構成でCMOS論理回路を用いて具体的に実現した場
合の回路図である。第３図において、301は反転器、302
は桁上げ生成伝搬発生回路、303は和生成回路、304は反
転和生成回路、305は選択回路であり、306,307,308,30
9,324,325,340,341はインバータ回路、310,313,316,31
9,335,338はEX-OR回路、311,314,317,320,322,326,332
はNOR回路、312,315,318,321,328,331,333はNAND回路、
323,327,342,343,344はOR-NAND回路、329,330はAND-NOR
回路である。
反転器301は、ゲート306ないし309を含み入力された
データＸの各桁ごとの反転を求める。
データＸの各桁ごとの反転を求める。
桁上げ生成伝搬発生回路302は、ゲート310ないし330
を含み、ゲート310,313,316,319は（７）式で示した中
間和siを出力し、ゲート311,314,317,320は（４）式で
示した各桁自身の桁上げ伝搬関数pi,iの反転を出力し、
ゲート312,315,318,321は（３）式で示した各桁自身の
桁上げ生成関数gi,iの反転を出力している。また、ゲー
ト322,326の出力は（６）式で示した桁上げ伝搬関数で
ありそれぞれp1.0・p3.2を求め、ゲート323,327の出力
は（５）式で示した桁上げ生成関数でありそれぞれg1.0
・g3.2を求め、同様にゲート328,329,330はそれぞれp2.
0・g2.0・g3.0を求めている。ここでは、p3.0を求めて
いないが、これは下位からの桁上げc-1が“0"の時の上
位あふれを求めるうえでp3.0の値を必要としないからで
あり、c-1が“1"の時の上位あふれを求める場合にはp3.
0を求めなければならない。
を含み、ゲート310,313,316,319は（７）式で示した中
間和siを出力し、ゲート311,314,317,320は（４）式で
示した各桁自身の桁上げ伝搬関数pi,iの反転を出力し、
ゲート312,315,318,321は（３）式で示した各桁自身の
桁上げ生成関数gi,iの反転を出力している。また、ゲー
ト322,326の出力は（６）式で示した桁上げ伝搬関数で
ありそれぞれp1.0・p3.2を求め、ゲート323,327の出力
は（５）式で示した桁上げ生成関数でありそれぞれg1.0
・g3.2を求め、同様にゲート328,329,330はそれぞれp2.
0・g2.0・g3.0を求めている。ここでは、p3.0を求めて
いないが、これは下位からの桁上げc-1が“0"の時の上
位あふれを求めるうえでp3.0の値を必要としないからで
あり、c-1が“1"の時の上位あふれを求める場合にはp3.
0を求めなければならない。
和生成回路303は、ゲート331ないし336を含み、ゲー
ト334,335,336は下位からの桁上げc-1が“1"である場合
のとＹとの和、すなわち（−Ｘ＋Ｙ）の反転を出力し
ている。
ト334,335,336は下位からの桁上げc-1が“1"である場合
のとＹとの和、すなわち（−Ｘ＋Ｙ）の反転を出力し
ている。
反転和生成回路304は、ゲート337ないし339を含み、
下位からの桁上げc-1が“0"である場合のとＹとの
和、すなわち（Ｘ−Ｙ）の反転を出力している。
下位からの桁上げc-1が“0"である場合のとＹとの
和、すなわち（Ｘ−Ｙ）の反転を出力している。
ゲート330は、前述したようにg3.0の反転を出力して
いるが、この信号は下位からの桁上げc-1が“0"である
場合の（＋Ｙ）の上位あふれの反転、すなわち（Ｘ−
Ｙ）の上位あふれの値をも表しており、この信号が“1"
の場合に（Ｘ−Ｙ）の結果が負であり、“0"の場合に正
である。したがって、ゲート340ないし344を含む選択回
路305により、ゲート330の出力が“1"の場合に和生成回
路303の出力を選択反転し、“0"の場合に反転和生成回
路304の出力を選択反転して（Ｘ−Ｙ）の結果の絶対値
を出力している。
いるが、この信号は下位からの桁上げc-1が“0"である
場合の（＋Ｙ）の上位あふれの反転、すなわち（Ｘ−
Ｙ）の上位あふれの値をも表しており、この信号が“1"
の場合に（Ｘ−Ｙ）の結果が負であり、“0"の場合に正
である。したがって、ゲート340ないし344を含む選択回
路305により、ゲート330の出力が“1"の場合に和生成回
路303の出力を選択反転し、“0"の場合に反転和生成回
路304の出力を選択反転して（Ｘ−Ｙ）の結果の絶対値
を出力している。
以上のように、本実施例によれば桁上げ生成伝搬発生
回路302を共用して構成し、（Ｘ−Ｙ）と（−Ｘ＋Ｙ）
をほぼ同時に求め、（Ｘ−Ｙ）の上位あふれの値により
選択して、（Ｘ−Ｙ）の結果の絶対値を高速に求めるこ
とができる。第３図の実施例では、桁上げ生成伝搬発生
回路の出力である桁上げ生成関数および桁上げ伝搬関数
の基準桁をすべて０桁としているが、これをある桁か
ら、ある桁までのブロックごとに基準桁を設定し、その
ブロックごとに下位から桁上げciを伝搬させて各桁の桁
あげを生成してもよい。
回路302を共用して構成し、（Ｘ−Ｙ）と（−Ｘ＋Ｙ）
をほぼ同時に求め、（Ｘ−Ｙ）の上位あふれの値により
選択して、（Ｘ−Ｙ）の結果の絶対値を高速に求めるこ
とができる。第３図の実施例では、桁上げ生成伝搬発生
回路の出力である桁上げ生成関数および桁上げ伝搬関数
の基準桁をすべて０桁としているが、これをある桁か
ら、ある桁までのブロックごとに基準桁を設定し、その
ブロックごとに下位から桁上げciを伝搬させて各桁の桁
あげを生成してもよい。
なお、以上の説明では２つのデータの差の絶対値を出
力するようにしているが、絶対値の２の補数価を出力す
ることも容易にできることは第１図の実施例の場合と同
様であり、さらに出力を反転して負論理出力としても同
様の効果が得られることは明らかである。また、以上の
説明は一実施例であり、他の論理組み合わせ、あるいは
CMOS回路以外の技術、例えばNMOS回路やバイポーラ回路
などについても同様に構成できる。
力するようにしているが、絶対値の２の補数価を出力す
ることも容易にできることは第１図の実施例の場合と同
様であり、さらに出力を反転して負論理出力としても同
様の効果が得られることは明らかである。また、以上の
説明は一実施例であり、他の論理組み合わせ、あるいは
CMOS回路以外の技術、例えばNMOS回路やバイポーラ回路
などについても同様に構成できる。
発明の効果 本発明によれば上述のように、加算器に簡単な回路を
付加することにより、２つのデータの差とその２の補数
価をほぼ同時に生成することができるので、２つのデー
タの絶対値あるいはその２の補数値を高速に求めること
ができ、さらに回路素子数も大幅に削減できる等の効果
がある。
付加することにより、２つのデータの差とその２の補数
価をほぼ同時に生成することができるので、２つのデー
タの絶対値あるいはその２の補数値を高速に求めること
ができ、さらに回路素子数も大幅に削減できる等の効果
がある。
第１図は本発明の第１の実施例の回路構成を示すブロッ
ク図、第２図は本発明の第２の実施例の回路構成を示す
ブロック図、第３図は本発明の第２の実施例をCMOS回路
で構成した論理回路図、第４図は従来方法の回路構成を
示すブロック図である。 101,201……反転器、102……加算反転器、103……加算
器、202……桁上げ生成伝搬発生回路、203……反転和生
成回路、204……和生成回路、104,205……選択回路、10
5,209……上位あふれ信号。
ク図、第２図は本発明の第２の実施例の回路構成を示す
ブロック図、第３図は本発明の第２の実施例をCMOS回路
で構成した論理回路図、第４図は従来方法の回路構成を
示すブロック図である。 101,201……反転器、102……加算反転器、103……加算
器、202……桁上げ生成伝搬発生回路、203……反転和生
成回路、204……和生成回路、104,205……選択回路、10
5,209……上位あふれ信号。
Claims (1)
- 【請求項１】第１のデータの論理反転データと第２のデ
ータとの和に関して、 最下位桁（第０桁）から第ｉ桁までの加算により生じる
第ｉ桁からの桁上げを表す桁上げ生成信号gi,Oと、最下
位桁（第０桁）から第ｉ桁までの加算により最下位桁へ
の桁上げが第（ｉ＋１）桁へ伝搬されることを表す桁上
げ伝搬信号pi,Oと、各桁の第１のデータの論理反転デー
タと第２のデータの排他的論理和を表す中間和siとを各
桁毎に求める桁上げ生成伝搬発生回路と、 各桁毎に求めた少なくとも前記桁上げ生成信号gi,Oおよ
び中間和siから前記第１のデータの論理反転データと第
２のデータとの和の反転を出力する反転和生成回路と、 前記桁上げ生成信号gi,O、前記桁上げ伝搬信号pi,Oおよ
び中間和siから前記第１のデータの論理反転データと前
記第２のデータと１との和を出力する和生成回路と、 前記反転和生成回路の出力の第１の上位あふれの値ある
いは前記和生成回路の出力の第２の上位あふれの値によ
り、前記反転和生成回路あるいは和生成回路の結果を選
択して出力する選択回路とを有することを特徴とする演
算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031239A JP2681968B2 (ja) | 1988-02-12 | 1988-02-12 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031239A JP2681968B2 (ja) | 1988-02-12 | 1988-02-12 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205328A JPH01205328A (ja) | 1989-08-17 |
| JP2681968B2 true JP2681968B2 (ja) | 1997-11-26 |
Family
ID=12325840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031239A Expired - Fee Related JP2681968B2 (ja) | 1988-02-12 | 1988-02-12 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2681968B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146419A (en) * | 1989-11-28 | 1992-09-08 | Matsushita Electric Industrial Co., Ltd. | Floating point addition-subtraction apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966790A (ja) * | 1982-10-08 | 1984-04-16 | Nec Corp | 演算回路 |
| JPS6014326A (ja) * | 1983-07-05 | 1985-01-24 | Nec Corp | 絶対値演算回路 |
| JPS6225325A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | 絶対値数加減算回路 |
-
1988
- 1988-02-12 JP JP63031239A patent/JP2681968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205328A (ja) | 1989-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |