JPH09222991A - 加算方法および加算器 - Google Patents
加算方法および加算器Info
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- JPH09222991A JPH09222991A JP8050900A JP5090096A JPH09222991A JP H09222991 A JPH09222991 A JP H09222991A JP 8050900 A JP8050900 A JP 8050900A JP 5090096 A JP5090096 A JP 5090096A JP H09222991 A JPH09222991 A JP H09222991A
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Abstract
(57)【要約】
【課題】 特定の精度を持つ加算器をより低い精度の任
意の数の並列動作可能な部分加算器としても動作できる
ようにした加算器において、分割数によらずに一定の演
算速度が得られるようにする。 【解決手段】 ブロック105 は入力端子101,102 に与え
られた２個の２進数から、各桁に対応するキャリー生成
信号108 およびキャリー伝搬信号109 を生成して出力す
る。ブロック106 はキャリー生成信号108 およびキャリ
ー伝搬信号109 と制御端子103 に与えられる制御信号と
を入力し、各桁に対応するキャリー信号110 を生成して
出力する。ブロック107 はキャリー信号110,キャリー伝
搬信号109および制御端子103 からの制御信号を入力
し、各桁の和を生成し出力する。制御信号のビットを全
て“１”にすればｎビット加算器として動作し、任意の
ビットを“０”にした制御信号を与えれば、その桁で分
割された複数個の部分加算器として動作する。
意の数の並列動作可能な部分加算器としても動作できる
ようにした加算器において、分割数によらずに一定の演
算速度が得られるようにする。 【解決手段】 ブロック105 は入力端子101,102 に与え
られた２個の２進数から、各桁に対応するキャリー生成
信号108 およびキャリー伝搬信号109 を生成して出力す
る。ブロック106 はキャリー生成信号108 およびキャリ
ー伝搬信号109 と制御端子103 に与えられる制御信号と
を入力し、各桁に対応するキャリー信号110 を生成して
出力する。ブロック107 はキャリー信号110,キャリー伝
搬信号109および制御端子103 からの制御信号を入力
し、各桁の和を生成し出力する。制御信号のビットを全
て“１”にすればｎビット加算器として動作し、任意の
ビットを“０”にした制御信号を与えれば、その桁で分
割された複数個の部分加算器として動作する。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
等に使用される加算器に関し、特に複数の並列動作可能
な低精度の部分加算器としても使用可能な加算器に関す
る。
等に使用される加算器に関し、特に複数の並列動作可能
な低精度の部分加算器としても使用可能な加算器に関す
る。
【０００２】
【従来の技術】従来のこの種の加算器は、複数の並列動
作可能な低精度の部分加算器の最上位桁で生成されるキ
ャリー信号を、より上位に位置する部分加算器に伝搬さ
せるか否かを制御することで、高精度の加算器として、
或いは精度は低いが並列に動作する複数の部分加算器と
して使用できるようにしている。例えば、６４ビットの
加算器を４個の並列動作可能な１６ビットの加算器とし
ても使用可能な構成の加算器にする場合、１６ビットの
部分加算器を４個用意し、各部分加算器の最上位桁で生
成されるキャリー信号をより上位に位置する部分加算器
の最下位のビット位置に伝搬させるか否かを制御するこ
とによって、６４ビットの精度の加算器と同時に１６ビ
ットの精度の４個の並列動作可能な部分加算器として動
作させる。例えば、「１９９５年２月、アイ・イー・イ
ー・イー インターナショナルソリッド ステート サ
ーキット コンファレンス ダイジェスト オブ テク
ニカル ペーパーズ、１７８〜１７９頁（ＩＥＥＥ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｆｅｂ．
１９５５」において、３２ビット加算器に対して同様の
技術を用いている。
作可能な低精度の部分加算器の最上位桁で生成されるキ
ャリー信号を、より上位に位置する部分加算器に伝搬さ
せるか否かを制御することで、高精度の加算器として、
或いは精度は低いが並列に動作する複数の部分加算器と
して使用できるようにしている。例えば、６４ビットの
加算器を４個の並列動作可能な１６ビットの加算器とし
ても使用可能な構成の加算器にする場合、１６ビットの
部分加算器を４個用意し、各部分加算器の最上位桁で生
成されるキャリー信号をより上位に位置する部分加算器
の最下位のビット位置に伝搬させるか否かを制御するこ
とによって、６４ビットの精度の加算器と同時に１６ビ
ットの精度の４個の並列動作可能な部分加算器として動
作させる。例えば、「１９９５年２月、アイ・イー・イ
ー・イー インターナショナルソリッド ステート サ
ーキット コンファレンス ダイジェスト オブ テク
ニカル ペーパーズ、１７８〜１７９頁（ＩＥＥＥ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｆｅｂ．
１９５５」において、３２ビット加算器に対して同様の
技術を用いている。
【０００３】図７は２個の入力（Ａ６３−Ａ０とＢ６３
−Ｂ０）の加算結果（Ｓ６３−Ｓ０）を得る６４ビット
の加算器を１６ビットの精度の４個の並列動作可能な部
分加算器６０１としても使用できるように構成されたも
のである。各部分加算器６０１で生成されるキャリー信
号Ｃ１５，Ｃ３１，Ｃ４７をそれぞれ上位の部分加算器
６０１に与えるか、０を与えるかをセレクタ６０２で制
御することによって、複数の精度に対応した加算器とし
て動作させることができる。すなわち、下位の部分加算
器６０１から０を与えられた部分加算器６０１は、下位
の部分加算器６０１とは分離されて独立な加算器として
動作する。また、下位の部分加算器６０１からのキャリ
ー信号Ｃ１５，Ｃ３１，Ｃ４７を与えられた部分加算器
６０１は、下位の部分加算器６０１の精度を拡張する加
算器として動作する。
−Ｂ０）の加算結果（Ｓ６３−Ｓ０）を得る６４ビット
の加算器を１６ビットの精度の４個の並列動作可能な部
分加算器６０１としても使用できるように構成されたも
のである。各部分加算器６０１で生成されるキャリー信
号Ｃ１５，Ｃ３１，Ｃ４７をそれぞれ上位の部分加算器
６０１に与えるか、０を与えるかをセレクタ６０２で制
御することによって、複数の精度に対応した加算器とし
て動作させることができる。すなわち、下位の部分加算
器６０１から０を与えられた部分加算器６０１は、下位
の部分加算器６０１とは分離されて独立な加算器として
動作する。また、下位の部分加算器６０１からのキャリ
ー信号Ｃ１５，Ｃ３１，Ｃ４７を与えられた部分加算器
６０１は、下位の部分加算器６０１の精度を拡張する加
算器として動作する。
【０００４】
【発明が解決しようとする課題】この場合、各部分加算
器６０１に高速なＢＬＣ（Ｂｉｎａｒｙ Ｌｏｏｋ−ａ
ｈｅａｄ Ｃａｒｒｙ）加算方式を用いても、キャリー
信号が伝搬するゲート段数は、８・ｌｏｇ2 ８＝２４段
（８ビット×８加算器の場合）、４・ｌｏｇ2 16＝１６
段（１６ビット×４加算器の場合）、２・ｌｏｇ2 32＝
１０段（３２ビット×２加算器の場合）と変化する。す
なわち、１個あたりｋビットの部分加算器に分割可能な
最大ｎビットの加算器を仮定した場合、ｎビットの加算
器として利用する場合には、キャリー伝搬部分は（ｎ／
ｋ）・ｌｏｇ2 ｋのゲート段数を必要とする。さらに加
算器全体では、キャリー生成信号およびキャリー伝搬信
号の生成に１段および加算結果の生成のために１段のゲ
ートが追加される。
器６０１に高速なＢＬＣ（Ｂｉｎａｒｙ Ｌｏｏｋ−ａ
ｈｅａｄ Ｃａｒｒｙ）加算方式を用いても、キャリー
信号が伝搬するゲート段数は、８・ｌｏｇ2 ８＝２４段
（８ビット×８加算器の場合）、４・ｌｏｇ2 16＝１６
段（１６ビット×４加算器の場合）、２・ｌｏｇ2 32＝
１０段（３２ビット×２加算器の場合）と変化する。す
なわち、１個あたりｋビットの部分加算器に分割可能な
最大ｎビットの加算器を仮定した場合、ｎビットの加算
器として利用する場合には、キャリー伝搬部分は（ｎ／
ｋ）・ｌｏｇ2 ｋのゲート段数を必要とする。さらに加
算器全体では、キャリー生成信号およびキャリー伝搬信
号の生成に１段および加算結果の生成のために１段のゲ
ートが追加される。
【０００５】従って、 キャリー信号の伝搬遅延が部分加算器の精度によって
大きく異なる。 低い精度の加算を高い並列度で実行する場合、ＢＬＣ
等のキャリー先見方式を用いた加算器では高速化の効果
が出ず、遅延時間が増大する。 という問題があった。図６にｎ＝６４とし、ｋを８から
６４、すなわち分割数（ｎ／ｋ）を１から８に変化させ
た場合の従来の加算器のクリティカルパス（最大遅延時
間）のゲート段数を示す。分割数に応じて遅延時間は単
調増加する。
大きく異なる。 低い精度の加算を高い並列度で実行する場合、ＢＬＣ
等のキャリー先見方式を用いた加算器では高速化の効果
が出ず、遅延時間が増大する。 という問題があった。図６にｎ＝６４とし、ｋを８から
６４、すなわち分割数（ｎ／ｋ）を１から８に変化させ
た場合の従来の加算器のクリティカルパス（最大遅延時
間）のゲート段数を示す。分割数に応じて遅延時間は単
調増加する。
【０００６】従って、本発明の目的は、特定の精度を持
つ加算器をより低い精度の任意の数の並列動作可能な部
分加算器としても使用する際に、分割数によらずに一定
の演算速度が得られるようにすることにある。
つ加算器をより低い精度の任意の数の並列動作可能な部
分加算器としても使用する際に、分割数によらずに一定
の演算速度が得られるようにすることにある。
【０００７】
【課題を解決するための手段】本発明の加算方法は、ｎ
ビット（ｎ≧２）の２個の２進数の第ｉ桁（０≦ｉ≦ｎ
−１）の和Ｓi および第ｉ＋１桁へのキャリー信号Ｃi
を、第ｉ桁のキャリー伝搬信号Ｐi ，第ｉ桁のキャリー
生成信号Ｇi および第ｉ−１桁のキャリー信号Ｃi-1 を
用いて表現される論理式、 Ｓi ＝Ｐi ＾Ｃi-1 Ｃi ＝Ｇi ＋Ｐi ・Ｃi-1 に、第ｉ桁の制御変数Ｔi を導入して変形した下記の論
理式に基づいて算出する構成を有することを特徴とす
る。 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) である。但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝
Ｇi 、Ｐi (-1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、
ｉ＜２m なるｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。なお、本明細書では、＾は排他的論理和を、＋
は論理和を、・は論理積を示す記号とし用いる。
ビット（ｎ≧２）の２個の２進数の第ｉ桁（０≦ｉ≦ｎ
−１）の和Ｓi および第ｉ＋１桁へのキャリー信号Ｃi
を、第ｉ桁のキャリー伝搬信号Ｐi ，第ｉ桁のキャリー
生成信号Ｇi および第ｉ−１桁のキャリー信号Ｃi-1 を
用いて表現される論理式、 Ｓi ＝Ｐi ＾Ｃi-1 Ｃi ＝Ｇi ＋Ｐi ・Ｃi-1 に、第ｉ桁の制御変数Ｔi を導入して変形した下記の論
理式に基づいて算出する構成を有することを特徴とす
る。 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) である。但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝
Ｇi 、Ｐi (-1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、
ｉ＜２m なるｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。なお、本明細書では、＾は排他的論理和を、＋
は論理和を、・は論理積を示す記号とし用いる。
【０００８】また本発明の加算器は、ｎビット（ｎ≧
２）の２個の２進数を入力とし、第ｉ桁（０≦ｉ≦ｎ−
１）に対応するキャリー生成信号Ｇi およびキャリー伝
搬信号Ｐi を出力とするキャリー伝搬・生成信号生成ブ
ロックと、前記キャリー伝搬・生成信号生成ブロックか
ら出力されるキャリー生成信号Ｇi およびキャリー伝搬
信号Ｐi と、外部から入力されるｎビットの制御信号Ｔ
iとを入力とし、 Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) 但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝Ｇi 、Ｐi (-
1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、ｉ＜２m なる
ｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。なる式に従って各桁へのキャリー信号Ｃi を生
成して出力するキャリー信号伝搬ブロックと、前記キャ
リー伝搬・生成信号生成ブロックから出力されるキャリ
ー伝搬信号Ｐi と、前記キャリー信号伝搬ブロックから
出力されるキャリー信号Ｃi と、前記制御信号Ｔi とを
入力とし、 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） なる式に従ってｎビットの加算結果を生成する和信号生
成ブロックとから構成されることを特徴とする。
２）の２個の２進数を入力とし、第ｉ桁（０≦ｉ≦ｎ−
１）に対応するキャリー生成信号Ｇi およびキャリー伝
搬信号Ｐi を出力とするキャリー伝搬・生成信号生成ブ
ロックと、前記キャリー伝搬・生成信号生成ブロックか
ら出力されるキャリー生成信号Ｇi およびキャリー伝搬
信号Ｐi と、外部から入力されるｎビットの制御信号Ｔ
iとを入力とし、 Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) 但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝Ｇi 、Ｐi (-
1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、ｉ＜２m なる
ｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。なる式に従って各桁へのキャリー信号Ｃi を生
成して出力するキャリー信号伝搬ブロックと、前記キャ
リー伝搬・生成信号生成ブロックから出力されるキャリ
ー伝搬信号Ｐi と、前記キャリー信号伝搬ブロックから
出力されるキャリー信号Ｃi と、前記制御信号Ｔi とを
入力とし、 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） なる式に従ってｎビットの加算結果を生成する和信号生
成ブロックとから構成されることを特徴とする。
【０００９】また本発明の加算器は、ｎビット（ｎ≧
２）の２個の２進数を入力とし、第ｉ桁（０≦ｉ≦ｎ−
１）に対応するキャリー生成信号Ｇi およびキャリー伝
搬信号Ｐi を出力とするキャリー伝搬・生成信号生成ブ
ロックと、前記ｎに応じた個数の伝搬段を有するブロッ
クであって、先頭の伝搬段においては、前記キャリー伝
搬・生成信号生成ブロックから出力されるキャリー生成
信号Ｇi およびキャリー伝搬信号Ｐi と外部から入力さ
れるｎビットの制御信号Ｔi とを入力として、各桁に対
応するキャリー生成信号Ｇi ，キャリー伝搬信号Ｐi お
よび制御信号Ｔi を次段の伝搬段に出力し、中間の伝搬
段においては、直前の伝搬段から出力されるキャリー生
成信号Ｇi ，キャリー伝搬信号Ｐi および制御信号Ｔi
を入力として、各桁に対応するキャリー生成信号Ｇi ，
キャリー伝搬信号Ｐi および制御信号Ｔi を次段の伝搬
段に出力し、最終の伝搬段においては、直前の伝搬段か
ら出力されるキャリー生成信号Ｇi ，キャリー伝搬信号
Ｐi および制御信号Ｔi を入力として、各桁に対応する
キャリー信号Ｃi を出力するキャリー信号伝搬ブロック
と、前記キャリー伝搬・生成信号生成ブロックから出力
されるキャリー伝搬信号Ｐi と、前記キャリー信号伝搬
ブロックの最終段から出力されるキャリー信号Ｃiと、
前記制御信号Ｔi とを入力とし、ｎビットの加算結果を
生成する和信号生成ブロックとから構成されることを特
徴とする。
２）の２個の２進数を入力とし、第ｉ桁（０≦ｉ≦ｎ−
１）に対応するキャリー生成信号Ｇi およびキャリー伝
搬信号Ｐi を出力とするキャリー伝搬・生成信号生成ブ
ロックと、前記ｎに応じた個数の伝搬段を有するブロッ
クであって、先頭の伝搬段においては、前記キャリー伝
搬・生成信号生成ブロックから出力されるキャリー生成
信号Ｇi およびキャリー伝搬信号Ｐi と外部から入力さ
れるｎビットの制御信号Ｔi とを入力として、各桁に対
応するキャリー生成信号Ｇi ，キャリー伝搬信号Ｐi お
よび制御信号Ｔi を次段の伝搬段に出力し、中間の伝搬
段においては、直前の伝搬段から出力されるキャリー生
成信号Ｇi ，キャリー伝搬信号Ｐi および制御信号Ｔi
を入力として、各桁に対応するキャリー生成信号Ｇi ，
キャリー伝搬信号Ｐi および制御信号Ｔi を次段の伝搬
段に出力し、最終の伝搬段においては、直前の伝搬段か
ら出力されるキャリー生成信号Ｇi ，キャリー伝搬信号
Ｐi および制御信号Ｔi を入力として、各桁に対応する
キャリー信号Ｃi を出力するキャリー信号伝搬ブロック
と、前記キャリー伝搬・生成信号生成ブロックから出力
されるキャリー伝搬信号Ｐi と、前記キャリー信号伝搬
ブロックの最終段から出力されるキャリー信号Ｃiと、
前記制御信号Ｔi とを入力とし、ｎビットの加算結果を
生成する和信号生成ブロックとから構成されることを特
徴とする。
【００１０】さらに、前記キャリー信号伝搬ブロックの
各伝搬段は各桁に対応する要素回路を含み、伝搬段の順
位を０段から数えた場合に第ｍ段目（０≦ｍ≦ｌｏｇ2n
−１）となる伝搬段（最終段は除く）におけるｉ≧２m
を満足する第ｉ桁に対応する第１の要素回路は、前段か
ら第ｉ桁のキャリー伝搬信号Ｐi (m-1) ，キャリー生成
信号Ｇi (m-1) および制御信号Ｔi (m-1) と、第ｉ−２
m 桁のキャリー伝搬信号Ｐ i-2 m (m-1) ，キャリー生成
信号Ｇ i-2 m (m-1) および制御信号Ｔ i-2 m (m-1) を入
力とし、次段の第ｉ桁へのキャリー伝搬信号Ｐi (m) ，
キャリー生成信号Ｇi (m) および制御信号Ｔi (m) を出
力するよう構成され、ｉ＜２m を満足する第ｉ桁に対応
する第２の要素回路は、前段からの第ｉ桁のキャリー伝
搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m-1) および
制御信号Ｔi (m-1) をそのまま次段の第ｉ桁へのキャリ
ー伝搬信号Ｐi (m) ，キャリー生成信号Ｇi (m) および
制御信号Ｔi (m) として出力するよう構成され、最終段
の伝搬段におけるｉ≧２mを満足する第ｉ桁に対応する
第３の要素回路は、前段から第ｉ桁のキャリー伝搬信号
Ｐi (m-1) および制御信号Ｔi (m-1) と第ｉ−２m 桁の
キャリー生成信号Ｇi-2 m (m-1) とを入力とし、第ｉ桁
のキャリー信号Ｃi を出力するよう構成され、ｉ＜２m
を満足する第ｉ桁に対応する第４の要素回路は、第ｉ桁
のキャリー生成信号Ｇi (m-1) を第ｉ桁のキャリー信号
Ｃi として出力するよう構成されることを特徴とする。
各伝搬段は各桁に対応する要素回路を含み、伝搬段の順
位を０段から数えた場合に第ｍ段目（０≦ｍ≦ｌｏｇ2n
−１）となる伝搬段（最終段は除く）におけるｉ≧２m
を満足する第ｉ桁に対応する第１の要素回路は、前段か
ら第ｉ桁のキャリー伝搬信号Ｐi (m-1) ，キャリー生成
信号Ｇi (m-1) および制御信号Ｔi (m-1) と、第ｉ−２
m 桁のキャリー伝搬信号Ｐ i-2 m (m-1) ，キャリー生成
信号Ｇ i-2 m (m-1) および制御信号Ｔ i-2 m (m-1) を入
力とし、次段の第ｉ桁へのキャリー伝搬信号Ｐi (m) ，
キャリー生成信号Ｇi (m) および制御信号Ｔi (m) を出
力するよう構成され、ｉ＜２m を満足する第ｉ桁に対応
する第２の要素回路は、前段からの第ｉ桁のキャリー伝
搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m-1) および
制御信号Ｔi (m-1) をそのまま次段の第ｉ桁へのキャリ
ー伝搬信号Ｐi (m) ，キャリー生成信号Ｇi (m) および
制御信号Ｔi (m) として出力するよう構成され、最終段
の伝搬段におけるｉ≧２mを満足する第ｉ桁に対応する
第３の要素回路は、前段から第ｉ桁のキャリー伝搬信号
Ｐi (m-1) および制御信号Ｔi (m-1) と第ｉ−２m 桁の
キャリー生成信号Ｇi-2 m (m-1) とを入力とし、第ｉ桁
のキャリー信号Ｃi を出力するよう構成され、ｉ＜２m
を満足する第ｉ桁に対応する第４の要素回路は、第ｉ桁
のキャリー生成信号Ｇi (m-1) を第ｉ桁のキャリー信号
Ｃi として出力するよう構成されることを特徴とする。
【００１１】また、前記第１の要素回路は、第ｉ桁のキ
ャリー伝搬信号Ｐi (m-1) と第ｉ桁の制御信号Ｔi (m-
1) と第ｉ−２m 桁のキャリー生成信号Ｇ i-2 m (m-1)
とを入力とする３入力ＡＮＤゲートと、該ＡＮＤゲート
の出力および第ｉ桁のキャリー生成信号Ｇi (m-1) を入
力とし、第ｉ桁のキャリー生成信号Ｇi (m) を出力する
２入力ＯＲゲートと、第ｉ桁および第ｉ−２m 桁のキャ
リー伝搬信号Ｐi (m-1)，Ｐ i-2 m (m-1) を入力とし、
第ｉ桁のキャリー伝搬信号Ｐi (m) を出力する２入力Ａ
ＮＤゲートと、第ｉ桁および第ｉ−２m 桁の制御信号Ｔ
i (m-1) ，Ｔ i-2 m (m-1) を入力とし、第ｉ桁の制御信
号Ｔi (m) を出力する２入力ＡＮＤゲートとで構成さ
れ、前記第２の要素回路は、第ｉ桁のキャリー伝搬信号
Ｐi (m-1) ，キャリー生成信号Ｇi (m-1) および制御信
号Ｔi (m-1) をそのまま出力するバッファで構成され、
前記第３の要素回路は、第ｉ桁のキャリー伝搬信号Ｐi
(m-1) および制御信号Ｔi (m-1) と第ｉ−２m 桁のキャ
リー生成信号Ｇ i-2 m (m-1) とを入力とする３入力ＡＮ
Ｄゲートと、該ＡＮＤゲートの出力および第ｉ桁のキャ
リー生成信号Ｇi (m-1) を入力とし、第ｉ桁のキャリー
信号Ｃi を出力する２入力ＯＲゲートとで構成され、前
記第４の要素回路は、第ｉ桁のキャリー生成信号Ｇi (m
-1) を第ｉ桁のキャリー信号Ｃi として出力するバッフ
ァで構成されることを特徴とする。
ャリー伝搬信号Ｐi (m-1) と第ｉ桁の制御信号Ｔi (m-
1) と第ｉ−２m 桁のキャリー生成信号Ｇ i-2 m (m-1)
とを入力とする３入力ＡＮＤゲートと、該ＡＮＤゲート
の出力および第ｉ桁のキャリー生成信号Ｇi (m-1) を入
力とし、第ｉ桁のキャリー生成信号Ｇi (m) を出力する
２入力ＯＲゲートと、第ｉ桁および第ｉ−２m 桁のキャ
リー伝搬信号Ｐi (m-1)，Ｐ i-2 m (m-1) を入力とし、
第ｉ桁のキャリー伝搬信号Ｐi (m) を出力する２入力Ａ
ＮＤゲートと、第ｉ桁および第ｉ−２m 桁の制御信号Ｔ
i (m-1) ，Ｔ i-2 m (m-1) を入力とし、第ｉ桁の制御信
号Ｔi (m) を出力する２入力ＡＮＤゲートとで構成さ
れ、前記第２の要素回路は、第ｉ桁のキャリー伝搬信号
Ｐi (m-1) ，キャリー生成信号Ｇi (m-1) および制御信
号Ｔi (m-1) をそのまま出力するバッファで構成され、
前記第３の要素回路は、第ｉ桁のキャリー伝搬信号Ｐi
(m-1) および制御信号Ｔi (m-1) と第ｉ−２m 桁のキャ
リー生成信号Ｇ i-2 m (m-1) とを入力とする３入力ＡＮ
Ｄゲートと、該ＡＮＤゲートの出力および第ｉ桁のキャ
リー生成信号Ｇi (m-1) を入力とし、第ｉ桁のキャリー
信号Ｃi を出力する２入力ＯＲゲートとで構成され、前
記第４の要素回路は、第ｉ桁のキャリー生成信号Ｇi (m
-1) を第ｉ桁のキャリー信号Ｃi として出力するバッフ
ァで構成されることを特徴とする。
【００１２】また更に、前記和信号生成ブロックは、各
桁に対応する要素回路を含み、第ｉ桁に対応する要素回
路は、外部から入力される第ｉ桁の制御信号Ｔi と前記
キャリー信号伝搬ブロックから出力される第ｉ−１桁の
キャリー信号Ｃi-1 とを入力とする２入力ＡＮＤゲート
と、該ＡＮＤゲートの出力および前記キャリー伝搬・生
成信号生成ブロックから出力される第ｉ桁のキャリー伝
搬信号Ｐi を入力とする排他的論理和ゲートとで構成さ
れることを特徴とする。
桁に対応する要素回路を含み、第ｉ桁に対応する要素回
路は、外部から入力される第ｉ桁の制御信号Ｔi と前記
キャリー信号伝搬ブロックから出力される第ｉ−１桁の
キャリー信号Ｃi-1 とを入力とする２入力ＡＮＤゲート
と、該ＡＮＤゲートの出力および前記キャリー伝搬・生
成信号生成ブロックから出力される第ｉ桁のキャリー伝
搬信号Ｐi を入力とする排他的論理和ゲートとで構成さ
れることを特徴とする。
【００１３】以上のように構成された本発明の加算器に
あっては、与える制御信号のビットパターンによって、
ｎビット加算器としても、またより少数ビットの並列動
作可能な複数の部分加算器としても動作する。そして、
加算器全体のクリティカルパスのゲート段数は分割数に
よらずにｌｏｇ2n＋３で一定となる。
あっては、与える制御信号のビットパターンによって、
ｎビット加算器としても、またより少数ビットの並列動
作可能な複数の部分加算器としても動作する。そして、
加算器全体のクリティカルパスのゲート段数は分割数に
よらずにｌｏｇ2n＋３で一定となる。
【００１４】
【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１５】図１を参照すると、本発明を適用した加算
器の一例は、キャリー伝搬・生成信号生成ブロック１０
５と、キャリー信号伝搬ブロック１０６と、和信号生成
ブロック１０７とから構成されている。
器の一例は、キャリー伝搬・生成信号生成ブロック１０
５と、キャリー信号伝搬ブロック１０６と、和信号生成
ブロック１０７とから構成されている。
【００１６】キャリー伝搬・生成信号生成ブロック１０
５は、入力端子１０１，１０２に与えられたｎビット
（ｎ≧２）の２個の２進数（加算対象となる２進数）か
ら、各桁に対応するキャリー生成信号１０８およびキャ
リー伝搬信号１０９を生成して出力するブロックであ
る。ここで、キャリー生成信号とは、各ビットがそのビ
ットのみの入力信号により桁上げを生成するときに論理
“１”となる信号、キャリー伝搬信号とは、各ビットが
その下位ビットからの桁上げが存在した場合に桁上げを
生成するときに論理“１”となる信号である。生成され
たキャリー生成信号１０８およびキャリー伝搬信号１０
９はキャリー信号伝搬ブロック１０６に出力されると共
に、キャリー伝搬信号１０９は和信号生成ブロック１０
７にも出力される。
５は、入力端子１０１，１０２に与えられたｎビット
（ｎ≧２）の２個の２進数（加算対象となる２進数）か
ら、各桁に対応するキャリー生成信号１０８およびキャ
リー伝搬信号１０９を生成して出力するブロックであ
る。ここで、キャリー生成信号とは、各ビットがそのビ
ットのみの入力信号により桁上げを生成するときに論理
“１”となる信号、キャリー伝搬信号とは、各ビットが
その下位ビットからの桁上げが存在した場合に桁上げを
生成するときに論理“１”となる信号である。生成され
たキャリー生成信号１０８およびキャリー伝搬信号１０
９はキャリー信号伝搬ブロック１０６に出力されると共
に、キャリー伝搬信号１０９は和信号生成ブロック１０
７にも出力される。
【００１７】キャリー信号伝搬ブロック１０６は、キャ
リー伝搬・生成信号生成ブロック１０５から出力された
キャリー生成信号１０８およびキャリー伝搬信号１０９
と、制御端子１０３から与えられるｎビットの制御信号
とを入力し、各桁へのキャリー信号１１０を生成して出
力するブロックである。生成されたキャリー信号１１０
は和信号生成ブロック１０７に出力される。
リー伝搬・生成信号生成ブロック１０５から出力された
キャリー生成信号１０８およびキャリー伝搬信号１０９
と、制御端子１０３から与えられるｎビットの制御信号
とを入力し、各桁へのキャリー信号１１０を生成して出
力するブロックである。生成されたキャリー信号１１０
は和信号生成ブロック１０７に出力される。
【００１８】今、第ｉ桁（０≦ｉ≦ｎ−１）に対応する
キャリー生成信号，キャリー伝搬信号，制御信号および
キャリー信号を、Ｇi ，Ｐi ，Ｔi ，Ｃi とすると、キ
ャリー信号伝搬ブロック１０６は、下記の論理式（１）
に基づいて、各桁へのキャリー信号Ｃi を生成する。 Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m …（１）
キャリー生成信号，キャリー伝搬信号，制御信号および
キャリー信号を、Ｇi ，Ｐi ，Ｔi ，Ｃi とすると、キ
ャリー信号伝搬ブロック１０６は、下記の論理式（１）
に基づいて、各桁へのキャリー信号Ｃi を生成する。 Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m …（１）
【００１９】ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) 但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝Ｇi 、Ｐi (-
1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、ｉ＜２m なる
ｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) 但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝Ｇi 、Ｐi (-
1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、ｉ＜２m なる
ｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。
【００２０】和信号生成ブロック１０７は、キャリー信
号伝搬ブロック１０６で生成された各桁のキャリー信号
１１０と、キャリー伝搬・生成信号生成ブロック１０５
から出力されるキャリー伝搬信号１０９と、制御端子１
０３から与えられる各桁の制御信号とを入力とし、ｎビ
ットの加算結果１１０を生成し、出力端子１０４に出力
するブロックである。ここで、第ｉ桁に対応するキャリ
ー信号，キャリー伝搬信号，制御信号および和を、
Ｃi ，Ｐi ，Ｔi ，Ｓi とすると、和信号生成ブロック
１０７は、下記の論理式（２）に基づいて、各桁の和Ｓ
i を生成する。 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） …（２）
号伝搬ブロック１０６で生成された各桁のキャリー信号
１１０と、キャリー伝搬・生成信号生成ブロック１０５
から出力されるキャリー伝搬信号１０９と、制御端子１
０３から与えられる各桁の制御信号とを入力とし、ｎビ
ットの加算結果１１０を生成し、出力端子１０４に出力
するブロックである。ここで、第ｉ桁に対応するキャリ
ー信号，キャリー伝搬信号，制御信号および和を、
Ｃi ，Ｐi ，Ｔi ，Ｓi とすると、和信号生成ブロック
１０７は、下記の論理式（２）に基づいて、各桁の和Ｓ
i を生成する。 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） …（２）
【００２１】なお、図１の構成例では、和信号生成ブロ
ック１０７はキャリーイン信号１１１を入力し、キャリ
ーアウト信号１１２をも出力する構成となっている。
ック１０７はキャリーイン信号１１１を入力し、キャリ
ーアウト信号１１２をも出力する構成となっている。
【００２２】上述のように構成された加算器において
は、制御端子１０３に与える制御信号の論理“１”とな
る桁ではキャリー信号伝搬ブロック１０６における下位
桁からの伝搬が有効となり、かつ和信号生成ブロック１
０７においては下位桁からのキャリー信号が考慮され
る。他方、制御信号の論理“０”となる桁ではキャリー
信号伝搬ブロック１０６における下位桁からの伝搬が無
効となり、かつ和信号生成ブロック１０７においては下
位桁からのキャリー信号が無視される。従って、制御信
号の全ビットを論理“１”にすることにより、ｎビット
の加算器として動作する。また、任意のビットのみを論
理“０”に変更した制御信号を使えば、より低い精度の
任意の数の並列動作可能な部分加算器として動作させる
ことができる。例えば、ｎ＝１６の場合、制御信号を１
１１０１１１０１１１０１１１０とすれば、４個の４ビ
ットの並列動作可能な加算器として動作する。
は、制御端子１０３に与える制御信号の論理“１”とな
る桁ではキャリー信号伝搬ブロック１０６における下位
桁からの伝搬が有効となり、かつ和信号生成ブロック１
０７においては下位桁からのキャリー信号が考慮され
る。他方、制御信号の論理“０”となる桁ではキャリー
信号伝搬ブロック１０６における下位桁からの伝搬が無
効となり、かつ和信号生成ブロック１０７においては下
位桁からのキャリー信号が無視される。従って、制御信
号の全ビットを論理“１”にすることにより、ｎビット
の加算器として動作する。また、任意のビットのみを論
理“０”に変更した制御信号を使えば、より低い精度の
任意の数の並列動作可能な部分加算器として動作させる
ことができる。例えば、ｎ＝１６の場合、制御信号を１
１１０１１１０１１１０１１１０とすれば、４個の４ビ
ットの並列動作可能な加算器として動作する。
【００２３】次に、キャリー信号伝搬ブロック１０６お
よび和信号生成ブロック１０７の内部構成例を、図２に
示すブロック図を参照して説明する。図２は、１６ビッ
ト加算器として、またそれより少数ビットの複数の部分
加算器として動作する加算器のブロック図である。
よび和信号生成ブロック１０７の内部構成例を、図２に
示すブロック図を参照して説明する。図２は、１６ビッ
ト加算器として、またそれより少数ビットの複数の部分
加算器として動作する加算器のブロック図である。
【００２４】キャリー伝搬・生成信号生成ブロック１０
５は、入力端子１０１，１０２に与えられた１６ビット
の２個の２進数（加算対象となる２進数）から、各桁ｉ
（０≦ｉ≦１５）に対応するキャリー生成信号Ｇi およ
びキャリー伝搬信号Ｐi を生成し、両信号Ｇi ，Ｐi を
キャリー信号伝搬ブロック１０６に出力すると共に、キ
ャリー伝搬信号Ｐi は和信号生成ブロック１０７にも出
力する。
５は、入力端子１０１，１０２に与えられた１６ビット
の２個の２進数（加算対象となる２進数）から、各桁ｉ
（０≦ｉ≦１５）に対応するキャリー生成信号Ｇi およ
びキャリー伝搬信号Ｐi を生成し、両信号Ｇi ，Ｐi を
キャリー信号伝搬ブロック１０６に出力すると共に、キ
ャリー伝搬信号Ｐi は和信号生成ブロック１０７にも出
力する。
【００２５】キャリー信号伝搬ブロック１０６は、本実
施例の場合、ｎ＝１６なので、０≦ｍ≦ｌｏｇ2n−１よ
り、ｍの取りうる値は０，１，２，３のため、４個の伝
搬段５００，５０１，５０２，５０３で構成される。ｍ
＝０に対応する先頭の伝搬段５００は、キャリー伝搬・
生成信号生成ブロック１０５から出力されるキャリー生
成信号Ｇi およびキャリー伝搬信号Ｐi と、制御端子１
０３から与えられる１６ビットの制御信号Ｔi とを入力
として、各桁に対応するキャリー生成信号Ｇi，キャリ
ー伝搬信号Ｐi および制御信号Ｔi を次段の伝搬段５０
１に出力する。ｍ＝１，２に対応する中間の伝搬段５０
１，５０２においては、直前の伝搬段５００，５０１か
ら出力されるキャリー生成信号Ｇi ，キャリー伝搬信号
Ｐi および制御信号Ｔi を入力として、各桁に対応する
キャリー生成信号Ｇi ，キャリー伝搬信号Ｐi および制
御信号Ｔi を次段の伝搬段５０２，５０３に出力する。
ｍ＝３に対応する最終の伝搬段５０３においては、直前
の伝搬段５０２から出力されるキャリー生成信号Ｇi ，
キャリー伝搬信号Ｐi および制御信号Ｔi を入力とし
て、各桁に対応するキャリー信号Ｃi を和信号生成ブロ
ック１０７に出力する。
施例の場合、ｎ＝１６なので、０≦ｍ≦ｌｏｇ2n−１よ
り、ｍの取りうる値は０，１，２，３のため、４個の伝
搬段５００，５０１，５０２，５０３で構成される。ｍ
＝０に対応する先頭の伝搬段５００は、キャリー伝搬・
生成信号生成ブロック１０５から出力されるキャリー生
成信号Ｇi およびキャリー伝搬信号Ｐi と、制御端子１
０３から与えられる１６ビットの制御信号Ｔi とを入力
として、各桁に対応するキャリー生成信号Ｇi，キャリ
ー伝搬信号Ｐi および制御信号Ｔi を次段の伝搬段５０
１に出力する。ｍ＝１，２に対応する中間の伝搬段５０
１，５０２においては、直前の伝搬段５００，５０１か
ら出力されるキャリー生成信号Ｇi ，キャリー伝搬信号
Ｐi および制御信号Ｔi を入力として、各桁に対応する
キャリー生成信号Ｇi ，キャリー伝搬信号Ｐi および制
御信号Ｔi を次段の伝搬段５０２，５０３に出力する。
ｍ＝３に対応する最終の伝搬段５０３においては、直前
の伝搬段５０２から出力されるキャリー生成信号Ｇi ，
キャリー伝搬信号Ｐi および制御信号Ｔi を入力とし
て、各桁に対応するキャリー信号Ｃi を和信号生成ブロ
ック１０７に出力する。
【００２６】キャリー信号伝搬ブロック１０６の各伝搬
段５００，５０１，５０２，５０３は、各桁に対応する
要素回路を備えている。即ち、それぞれ１６個の要素回
路で構成されている。そして、各伝搬段５００，５０
１，５０２，５０３におけるｉ≧２m を満足する第ｉ桁
に対応する要素回路は符号２０５を付した要素回路で構
成され、ｉ＜２m を満足する第ｉ桁に対応する要素回路
は、符号４０１を付した要素回路で構成される。つま
り、ｍ＝０に対応する伝搬段５００にあっては、第０桁
は要素回路４０１で構成され、第１桁以上の各桁は要素
回路２０５で構成される。ｍ＝１に対応する伝搬段５０
１にあっては、第０，１桁は要素回路４０１で構成さ
れ、第２桁以上の各桁は要素回路２０５で構成される。
ｍ＝２に対応する伝搬段５０２にあっては、第０〜３桁
は要素回路４０１で構成され、第４桁以上の各桁は要素
回路２０５で構成される。ｍ＝３に対応する伝搬段５０
３にあっては、第０〜７桁は要素回路４０１で構成さ
れ、第８桁以上の各桁は要素回路２０５で構成される。
段５００，５０１，５０２，５０３は、各桁に対応する
要素回路を備えている。即ち、それぞれ１６個の要素回
路で構成されている。そして、各伝搬段５００，５０
１，５０２，５０３におけるｉ≧２m を満足する第ｉ桁
に対応する要素回路は符号２０５を付した要素回路で構
成され、ｉ＜２m を満足する第ｉ桁に対応する要素回路
は、符号４０１を付した要素回路で構成される。つま
り、ｍ＝０に対応する伝搬段５００にあっては、第０桁
は要素回路４０１で構成され、第１桁以上の各桁は要素
回路２０５で構成される。ｍ＝１に対応する伝搬段５０
１にあっては、第０，１桁は要素回路４０１で構成さ
れ、第２桁以上の各桁は要素回路２０５で構成される。
ｍ＝２に対応する伝搬段５０２にあっては、第０〜３桁
は要素回路４０１で構成され、第４桁以上の各桁は要素
回路２０５で構成される。ｍ＝３に対応する伝搬段５０
３にあっては、第０〜７桁は要素回路４０１で構成さ
れ、第８桁以上の各桁は要素回路２０５で構成される。
【００２７】要素回路２０５は、前段（伝搬段５００に
あってはキャリー伝搬・生成信号生成ブロック１０５お
よび制御端子１０３が前段に相当する）から第ｉ桁のキ
ャリー伝搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m-
1) および制御信号Ｔi (m-1)と、第ｉ−２m 桁のキャリ
ー伝搬信号Ｐ i-2 m (m-1) ，キャリー生成信号Ｇ i-2 m
(m-1) および制御信号Ｔ i-2 m (m-1) を入力とし、次段
の第ｉ桁へのキャリー伝搬信号Ｐi (m) ，キャリー生成
信号Ｇi (m) および制御信号Ｔi (m) を出力する。
あってはキャリー伝搬・生成信号生成ブロック１０５お
よび制御端子１０３が前段に相当する）から第ｉ桁のキ
ャリー伝搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m-
1) および制御信号Ｔi (m-1)と、第ｉ−２m 桁のキャリ
ー伝搬信号Ｐ i-2 m (m-1) ，キャリー生成信号Ｇ i-2 m
(m-1) および制御信号Ｔ i-2 m (m-1) を入力とし、次段
の第ｉ桁へのキャリー伝搬信号Ｐi (m) ，キャリー生成
信号Ｇi (m) および制御信号Ｔi (m) を出力する。
【００２８】他方、要素回路４０１は、前段（伝搬段５
００にあってはキャリー伝搬・生成信号生成ブロック１
０５および制御端子１０３が前段に相当する）からの第
ｉ桁のキャリー伝搬信号Ｐi (m-1) ，キャリー生成信号
Ｇi (m-1) および制御信号Ｔi (m-1) をそのまま次段の
第ｉ桁へのキャリー伝搬信号Ｐi (m) ，キャリー生成信
号Ｇi (m) および制御信号Ｔi (m) として出力する。
００にあってはキャリー伝搬・生成信号生成ブロック１
０５および制御端子１０３が前段に相当する）からの第
ｉ桁のキャリー伝搬信号Ｐi (m-1) ，キャリー生成信号
Ｇi (m-1) および制御信号Ｔi (m-1) をそのまま次段の
第ｉ桁へのキャリー伝搬信号Ｐi (m) ，キャリー生成信
号Ｇi (m) および制御信号Ｔi (m) として出力する。
【００２９】図３は要素回路２０５の一例を示すブロッ
ク図である。同図に示すように要素回路２０５は、第ｉ
桁のキャリー伝搬信号Ｐi (m-1) と第ｉ桁の制御信号Ｔ
i (m-1) と第ｉ−２m 桁のキャリー生成信号Ｇ i-2 m (m
-1) とを入力とする３入力ＡＮＤゲート２０１と、この
３入力ＡＮＤゲート２０１の出力および第ｉ桁のキャリ
ー生成信号Ｇi (m-1) を入力とし、第ｉ桁のキャリー生
成信号Ｇi (m) を出力する２入力ＯＲゲート２０２と、
第ｉ桁および第ｉ−２m 桁のキャリー伝搬信号Ｐi (m-
1) ，Ｐ i-2 m (m-1) を入力とし、第ｉ桁のキャリー伝
搬信号Ｐi (m) を出力する２入力ＡＮＤゲート２０３
と、第ｉ桁および第ｉ−２m 桁の制御信号Ｔi (m-1) ，
Ｔ i-2 m (m-1) を入力とし、第ｉ桁の制御信号Ｔi (m)
を出力する２入力ＡＮＤゲート２０４とで構成される。
このように、キャリー伝搬・生成信号生成ブロック１０
５あるいは前段におけるキャリー伝搬信号Ｐi (m-1) ，
Ｐ i-2 m (m-1) およびキャリー生成信号Ｇi (m-1) ，Ｇ
i-2 m (m-1) を、制御信号Ｔi(m-1) ，Ｔ i-2 m (m-1)
とともに伝搬させることによって、最も高い精度の加算
器（本実施例では１６ビットの加算器）のハードウェア
量で、それより精度の低い複数の部分加算器を実現する
ための要素回路が構成でき、また、クリティカルパスの
ゲート段数も増加することがない。
ク図である。同図に示すように要素回路２０５は、第ｉ
桁のキャリー伝搬信号Ｐi (m-1) と第ｉ桁の制御信号Ｔ
i (m-1) と第ｉ−２m 桁のキャリー生成信号Ｇ i-2 m (m
-1) とを入力とする３入力ＡＮＤゲート２０１と、この
３入力ＡＮＤゲート２０１の出力および第ｉ桁のキャリ
ー生成信号Ｇi (m-1) を入力とし、第ｉ桁のキャリー生
成信号Ｇi (m) を出力する２入力ＯＲゲート２０２と、
第ｉ桁および第ｉ−２m 桁のキャリー伝搬信号Ｐi (m-
1) ，Ｐ i-2 m (m-1) を入力とし、第ｉ桁のキャリー伝
搬信号Ｐi (m) を出力する２入力ＡＮＤゲート２０３
と、第ｉ桁および第ｉ−２m 桁の制御信号Ｔi (m-1) ，
Ｔ i-2 m (m-1) を入力とし、第ｉ桁の制御信号Ｔi (m)
を出力する２入力ＡＮＤゲート２０４とで構成される。
このように、キャリー伝搬・生成信号生成ブロック１０
５あるいは前段におけるキャリー伝搬信号Ｐi (m-1) ，
Ｐ i-2 m (m-1) およびキャリー生成信号Ｇi (m-1) ，Ｇ
i-2 m (m-1) を、制御信号Ｔi(m-1) ，Ｔ i-2 m (m-1)
とともに伝搬させることによって、最も高い精度の加算
器（本実施例では１６ビットの加算器）のハードウェア
量で、それより精度の低い複数の部分加算器を実現する
ための要素回路が構成でき、また、クリティカルパスの
ゲート段数も増加することがない。
【００３０】他方、図２の要素回路４０１は、第ｉ桁の
キャリー伝搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m
-1) および制御信号Ｔi (m-1) をそのまま出力するバッ
ファで構成される。
キャリー伝搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m
-1) および制御信号Ｔi (m-1) をそのまま出力するバッ
ファで構成される。
【００３１】なお、キャリー信号伝搬ブロック１０６の
最終段の伝搬段５０３における要素回路２０５において
は、２入力ＯＲゲート２０２の出力するキャリー生成信
号Ｇi (m) が当該桁のキャリー信号Ｃi として和信号生
成ブロック１０７に出力され、２入力ＡＮＤゲート２０
３，２０４の出力は用いられない。従って、最終段の伝
搬段における要素回路２０５では図３の２入力ＡＮＤゲ
ート２０３，２０４は省略できる。また、最終段の伝搬
段５０３における要素回路４０１においては、前段から
入力されたキャリー生成信号Ｇi (m) が当該桁のキャリ
ー信号Ｃi として和信号生成ブロック１０７に出力され
る。従って、前段のキャリー伝搬信号Ｐi (m-1) ，制御
信号Ｔi (m-1) をそのまま出力するバッファは省略でき
る。
最終段の伝搬段５０３における要素回路２０５において
は、２入力ＯＲゲート２０２の出力するキャリー生成信
号Ｇi (m) が当該桁のキャリー信号Ｃi として和信号生
成ブロック１０７に出力され、２入力ＡＮＤゲート２０
３，２０４の出力は用いられない。従って、最終段の伝
搬段における要素回路２０５では図３の２入力ＡＮＤゲ
ート２０３，２０４は省略できる。また、最終段の伝搬
段５０３における要素回路４０１においては、前段から
入力されたキャリー生成信号Ｇi (m) が当該桁のキャリ
ー信号Ｃi として和信号生成ブロック１０７に出力され
る。従って、前段のキャリー伝搬信号Ｐi (m-1) ，制御
信号Ｔi (m-1) をそのまま出力するバッファは省略でき
る。
【００３２】再び図２を参照すると、和信号生成ブロッ
ク１０７は、各桁ｉに対応する要素回路３０３を含んで
いる。即ち、本実施例の場合、１６個の要素回路３０３
で構成されている。
ク１０７は、各桁ｉに対応する要素回路３０３を含んで
いる。即ち、本実施例の場合、１６個の要素回路３０３
で構成されている。
【００３３】図４は要素回路３０３の構成例を示すブロ
ック図である。この例の要素回路３０３は、制御端子１
０３から与えられる第ｉ桁の制御信号Ｔi と、キャリー
信号伝搬ブロック１０６の最終段の伝搬段５０３から出
力される第ｉ−１桁のキャリー信号Ｃi-1 とを入力とす
る２入力ＡＮＤゲート３０２と、この２入力ＡＮＤゲー
ト３０２の出力およびキャリー伝搬・生成信号生成ブロ
ック１０５から出力される第ｉ桁のキャリー伝搬信号Ｐ
i を入力とする排他的論理和ゲート３０１とで構成され
ている。第ｉ−１桁におけるキャリー信号Ｃi-1 の伝搬
を、制御信号Ｔ i によって制御する２入力ＡＮＤゲート
３０２を設けたことにより、Ｔi を論理“１”にする
か、“０”にするかによって、第ｉ−１桁におけるキャ
リー信号Ｃi-1 の有効，無効を制御することができる。
ック図である。この例の要素回路３０３は、制御端子１
０３から与えられる第ｉ桁の制御信号Ｔi と、キャリー
信号伝搬ブロック１０６の最終段の伝搬段５０３から出
力される第ｉ−１桁のキャリー信号Ｃi-1 とを入力とす
る２入力ＡＮＤゲート３０２と、この２入力ＡＮＤゲー
ト３０２の出力およびキャリー伝搬・生成信号生成ブロ
ック１０５から出力される第ｉ桁のキャリー伝搬信号Ｐ
i を入力とする排他的論理和ゲート３０１とで構成され
ている。第ｉ−１桁におけるキャリー信号Ｃi-1 の伝搬
を、制御信号Ｔ i によって制御する２入力ＡＮＤゲート
３０２を設けたことにより、Ｔi を論理“１”にする
か、“０”にするかによって、第ｉ−１桁におけるキャ
リー信号Ｃi-1 の有効，無効を制御することができる。
【００３４】なお、和信号生成ブロック１０７における
最下位桁に対応する要素回路３０３は外部からのキャリ
ーインを入力する。また、キャリー信号伝搬ブロック１
０６から出力される最上位桁のキャリー信号はキャリー
アウトとして出力される。
最下位桁に対応する要素回路３０３は外部からのキャリ
ーインを入力する。また、キャリー信号伝搬ブロック１
０６から出力される最上位桁のキャリー信号はキャリー
アウトとして出力される。
【００３５】次に、キャリー信号伝搬ブロック１０６に
おける要素回路２０５，４０１および和信号生成ブロッ
ク１０７の要素回路３０３の接続関係を、図５に示すブ
ロック図を参照して再度説明する。図５は、４ビット加
算器として、またそれより少数ビットの複数の部分加算
器として動作する加算器のブロック図である。同図に示
すように、４ビット加算器の場合、キャリー信号伝搬ブ
ロック１０６における段数は２段（第０段，第１段）で
あり、伝搬段５００と伝搬段５０１とで構成される。
おける要素回路２０５，４０１および和信号生成ブロッ
ク１０７の要素回路３０３の接続関係を、図５に示すブ
ロック図を参照して再度説明する。図５は、４ビット加
算器として、またそれより少数ビットの複数の部分加算
器として動作する加算器のブロック図である。同図に示
すように、４ビット加算器の場合、キャリー信号伝搬ブ
ロック１０６における段数は２段（第０段，第１段）で
あり、伝搬段５００と伝搬段５０１とで構成される。
【００３６】伝搬段５００は、第０桁に対応する要素回
路４０１−００と、第１〜第３桁に対応する要素回路２
０５−０１，２０５−０２，２０５−０３とで構成さ
れ、キャリー伝搬・生成信号生成ブロック１０５および
制御端子１０３から図示する桁のキャリー伝搬信号Ｐ0
〜Ｐ3 とキャリー生成信号Ｇ0 〜Ｇ3 と制御信号Ｔ0 〜
Ｔ3 とを入力し、キャリー伝搬信号Ｐ0 〜Ｐ3 とキャリ
ー生成信号Ｇ0 〜Ｇ3 と制御信号Ｔ0 〜Ｔ3 を次の段の
伝搬段５０１に出力する。
路４０１−００と、第１〜第３桁に対応する要素回路２
０５−０１，２０５−０２，２０５−０３とで構成さ
れ、キャリー伝搬・生成信号生成ブロック１０５および
制御端子１０３から図示する桁のキャリー伝搬信号Ｐ0
〜Ｐ3 とキャリー生成信号Ｇ0 〜Ｇ3 と制御信号Ｔ0 〜
Ｔ3 とを入力し、キャリー伝搬信号Ｐ0 〜Ｐ3 とキャリ
ー生成信号Ｇ0 〜Ｇ3 と制御信号Ｔ0 〜Ｔ3 を次の段の
伝搬段５０１に出力する。
【００３７】伝搬段５０１は、第０，第１桁に対応する
要素回路４０１−１０，４０１−１１と、第２，第３桁
に対応する要素回路２０５−１２，２０５−１３とで構
成され、伝搬段５００からキャリー伝搬信号Ｐ0 〜Ｐ3
とキャリー生成信号Ｇ0 〜Ｇ3 と制御信号Ｔ0 〜Ｔ3 と
を入力し、和信号生成ブロック１０７に対して各桁のキ
ャリー信号Ｃ0 〜Ｃ3 を出力する。
要素回路４０１−１０，４０１−１１と、第２，第３桁
に対応する要素回路２０５−１２，２０５−１３とで構
成され、伝搬段５００からキャリー伝搬信号Ｐ0 〜Ｐ3
とキャリー生成信号Ｇ0 〜Ｇ3 と制御信号Ｔ0 〜Ｔ3 と
を入力し、和信号生成ブロック１０７に対して各桁のキ
ャリー信号Ｃ0 〜Ｃ3 を出力する。
【００３８】和信号生成ブロック１０７は、第０〜第３
桁に対応する要素回路３０３−０〜３０３−３で構成さ
れる。第０桁に対応する要素回路３０３−０では、制御
端子１０３からの第０桁の制御信号Ｔ0 と、キャリー伝
搬・生成信号生成ブロック１０５からの第０桁のキャリ
ー伝搬信号Ｐ0 と、キャリーインとから、第０桁の和Ｓ
0 を生成して出力する。第１〜第３桁に対応する要素回
路３０３−１〜３０３−３では、制御端子１０３からの
第１〜第３桁の制御信号Ｔ1 〜Ｔ3 と、キャリー伝搬・
生成信号生成ブロック１０５からの第１〜第３桁のキャ
リー伝搬信号Ｐ1 〜Ｐ3 と、伝搬段５０１からの第０〜
第２桁のキャリー信号Ｃ0 〜Ｃ2 とから、第１〜第３桁
の和Ｓ1 〜Ｓ3 を生成して出力する。なお、伝搬段５０
１の第３桁に対応する要素回路２０５−１３の出力する
キャリー信号Ｃ3 はキャリーアウトとして出力される。
桁に対応する要素回路３０３−０〜３０３−３で構成さ
れる。第０桁に対応する要素回路３０３−０では、制御
端子１０３からの第０桁の制御信号Ｔ0 と、キャリー伝
搬・生成信号生成ブロック１０５からの第０桁のキャリ
ー伝搬信号Ｐ0 と、キャリーインとから、第０桁の和Ｓ
0 を生成して出力する。第１〜第３桁に対応する要素回
路３０３−１〜３０３−３では、制御端子１０３からの
第１〜第３桁の制御信号Ｔ1 〜Ｔ3 と、キャリー伝搬・
生成信号生成ブロック１０５からの第１〜第３桁のキャ
リー伝搬信号Ｐ1 〜Ｐ3 と、伝搬段５０１からの第０〜
第２桁のキャリー信号Ｃ0 〜Ｃ2 とから、第１〜第３桁
の和Ｓ1 〜Ｓ3 を生成して出力する。なお、伝搬段５０
１の第３桁に対応する要素回路２０５−１３の出力する
キャリー信号Ｃ3 はキャリーアウトとして出力される。
【００３９】以上説明した本発明の加算器では、ｎビッ
トの加算器を複数の部分加算器に分割する場合、加算器
全体のクリティカルパスのゲート段数は分割数によらず
にｌｏｇ2n＋３で一定となる。従って、キャリー信号
の伝搬遅延が部分加算器の精度によって大きく異なる、
低い精度の加算を高い並列度で実行する場合、ＢＬＣ
等のキャリー先見方式を用いた加算器では高速化の効果
が出ず、遅延時間が増大するという問題を解決できる。
図６は、６４ビット精度の加算器を仮定し、横軸に部分
加算器の分割数、縦軸に加算器全体のクリティカルパス
のゲート段数をとって、本発明の加算器と図７に示した
従来の加算器とを比較した図である。従来例では部分加
算器の分割数の増加に伴って、最大２６ゲートまで増加
するのに対して、本発明の加算器では、分割数によらず
に９段になり、遅延時間を一定に保つことができる。
トの加算器を複数の部分加算器に分割する場合、加算器
全体のクリティカルパスのゲート段数は分割数によらず
にｌｏｇ2n＋３で一定となる。従って、キャリー信号
の伝搬遅延が部分加算器の精度によって大きく異なる、
低い精度の加算を高い並列度で実行する場合、ＢＬＣ
等のキャリー先見方式を用いた加算器では高速化の効果
が出ず、遅延時間が増大するという問題を解決できる。
図６は、６４ビット精度の加算器を仮定し、横軸に部分
加算器の分割数、縦軸に加算器全体のクリティカルパス
のゲート段数をとって、本発明の加算器と図７に示した
従来の加算器とを比較した図である。従来例では部分加
算器の分割数の増加に伴って、最大２６ゲートまで増加
するのに対して、本発明の加算器では、分割数によらず
に９段になり、遅延時間を一定に保つことができる。
【００４０】なお、本発明の実施の形態を正論理を基準
に説明したが、負論理を用いても同様に実現できること
は明白である。また図面で用いている論理ゲートは機能
を限定するものであり、具体的な実現方法を限定するも
のではない。従って、論理ゲートを、例えば相補型ＭＯ
Ｓトランジスタやパストランジスタ論理で実現すること
も勿論可能である。
に説明したが、負論理を用いても同様に実現できること
は明白である。また図面で用いている論理ゲートは機能
を限定するものであり、具体的な実現方法を限定するも
のではない。従って、論理ゲートを、例えば相補型ＭＯ
Ｓトランジスタやパストランジスタ論理で実現すること
も勿論可能である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
ｎビットの加算器を複数の部分加算器に分割する場合、
加算器全体のクリティカルパスのゲート段数は分割数に
よらずにｌｏｇ2n＋３で一定となる。従って、キャリ
ー信号の伝搬遅延が部分加算器の精度によって大きく異
なる、低い精度の加算を高い並列度で実行する場合、
ＢＬＣ等のキャリー先見方式を用いた加算器では高速化
の効果が出ず、遅延時間が増大するという問題を解決で
きる。
ｎビットの加算器を複数の部分加算器に分割する場合、
加算器全体のクリティカルパスのゲート段数は分割数に
よらずにｌｏｇ2n＋３で一定となる。従って、キャリ
ー信号の伝搬遅延が部分加算器の精度によって大きく異
なる、低い精度の加算を高い並列度で実行する場合、
ＢＬＣ等のキャリー先見方式を用いた加算器では高速化
の効果が出ず、遅延時間が増大するという問題を解決で
きる。
【００４２】また例えば６４ビット精度の加算器を構成
した場合、キャリー信号伝搬ブロックのゲート段数はよ
り低精度の部分加算器への分割数によらずにｌｏｇ264
＝６段になる。従って加算結果の生成も分割数によらず
に９段で生成できるので、従来よりも高速に加算結果を
得ることができる。従って、本発明を汎用マイクロプロ
セッサの加算器に適用した場合、他のアプリケーション
では高精度の演算を必要とするが、画像処理などでは高
々８ビット〜１６ビット程度しか要求されない場合に、
汎用マイクロプロセッサを用いた画像処理などの性能を
著しく向上できる。
した場合、キャリー信号伝搬ブロックのゲート段数はよ
り低精度の部分加算器への分割数によらずにｌｏｇ264
＝６段になる。従って加算結果の生成も分割数によらず
に９段で生成できるので、従来よりも高速に加算結果を
得ることができる。従って、本発明を汎用マイクロプロ
セッサの加算器に適用した場合、他のアプリケーション
では高精度の演算を必要とするが、画像処理などでは高
々８ビット〜１６ビット程度しか要求されない場合に、
汎用マイクロプロセッサを用いた画像処理などの性能を
著しく向上できる。
【図１】本発明を適用した加算器の一例を示すブロック
図である。
図である。
【図２】本発明を適用した加算器の別の例であって、１
６ビット加算器として、またそれより少数ビットの複数
の部分加算器として動作する加算器のブロック図であ
る。
６ビット加算器として、またそれより少数ビットの複数
の部分加算器として動作する加算器のブロック図であ
る。
【図３】キャリー信号伝搬ブロック内の要素回路の構成
例を示すブロック図である。
例を示すブロック図である。
【図４】和信号生成ブロック内の要素回路の構成例を示
すブロック図である。
すブロック図である。
【図５】本発明を適用した加算器の別の例であって、４
ビット加算器として、またそれより少数ビットの複数の
部分加算器として動作する加算器のブロック図である。
ビット加算器として、またそれより少数ビットの複数の
部分加算器として動作する加算器のブロック図である。
【図６】６４ビット精度の加算器を仮定し、横軸に部分
加算器の分割数、縦軸に加算器全体のクリティカルパス
のゲート段数をとって、本発明の加算器と従来の加算器
とを比較した図である。
加算器の分割数、縦軸に加算器全体のクリティカルパス
のゲート段数をとって、本発明の加算器と従来の加算器
とを比較した図である。
【図７】従来の加算器の構成例を示すブロック図であ
る。
る。
１０１，１０２…入力端子 １０３…制御端子 １０４…出力端子 １０５…キャリー伝搬・生成信号生成ブロック １０６…キャリー信号伝搬ブロック １０７…和信号生成ブロック １０８…キャリー生成信号 １０９…キャリー伝搬信号 １１０…キャリー信号 １１１…キャリーイン １１２…キャリーアウト
Claims (7)
- 【請求項１】 ｎビット（ｎ≧２）の２個の２進数の第
ｉ桁（０≦ｉ≦ｎ−１）の和Ｓi および第ｉ＋１桁への
キャリー信号Ｃi を、第ｉ桁のキャリー伝搬信号Ｐi ，
第ｉ桁のキャリー生成信号Ｇi および第ｉ−１桁のキャ
リー信号Ｃi-1 を用いて表現される論理式、 Ｓi ＝Ｐi ＾Ｃi-1 Ｃi ＝Ｇi ＋Ｐi ・Ｃi-1 に、第ｉ桁の制御変数Ｔi を導入して変形した下記の論
理式に基づいて算出することを特徴とする加算方法。 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) である。但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝
Ｇi 、Ｐi (-1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、
ｉ＜２m なるｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。 - 【請求項２】 ｎビット（ｎ≧２）の２個の２進数を入
力とし、第ｉ桁（０≦ｉ≦ｎ−１）に対応するキャリー
生成信号Ｇi およびキャリー伝搬信号Ｐi を出力とする
キャリー伝搬・生成信号生成ブロックと、 前記キャリー伝搬・生成信号生成ブロックから出力され
るキャリー生成信号Ｇi およびキャリー伝搬信号Ｐ
i と、外部から入力されるｎビットの制御信号Ｔiとを
入力とし、 Ｃi ＝Ｇi (m) ＋Ｐi (m) ・Ｔi (m) ・Ｃ i-2 m ここで、 Ｇi (m) ＝Ｇi (m-1) ＋Ｐi (m-1) ・Ｔi (m-1) ・Ｇ
i-2 m (m-1) Ｐi (m) ＝Ｐi (m-1) ・Ｐ i-2 m (m-1) Ｔi (m) ＝Ｔi (m-1) ・Ｔ i-2 m (m-1) 但し、０≦ｍ≦ｌｏｇ2n−１、Ｇi (-1)＝Ｇi 、Ｐi (-
1)＝Ｐi 、Ｔi (-1)＝Ｔi であり、かつ、ｉ＜２m なる
ｉとｍの組み合わせに対しては、 Ｇ i-2 m (m-1) ＝Ｐ i-2 m (m-1) ＝Ｔ i-2 m (m-1) ＝０ とする。なる式に従って各桁へのキャリー信号Ｃi を生
成して出力するキャリー信号伝搬ブロックと、 前記キャリー伝搬・生成信号生成ブロックから出力され
るキャリー伝搬信号Ｐi と、前記キャリー信号伝搬ブロ
ックから出力されるキャリー信号Ｃi と、前記制御信号
Ｔi とを入力とし、 Ｓi ＝Ｐi ＾（Ｔi ・Ｃi-1 ） なる式に従ってｎビットの加算結果を生成する和信号生
成ブロックとから構成されることを特徴とする加算器。 - 【請求項３】 ｎビット（ｎ≧２）の２個の２進数を入
力とし、第ｉ桁（０≦ｉ≦ｎ−１）に対応するキャリー
生成信号Ｇi およびキャリー伝搬信号Ｐi を出力とする
キャリー伝搬・生成信号生成ブロックと、 前記ｎに応じた個数の伝搬段を有するブロックであっ
て、先頭の伝搬段においては、前記キャリー伝搬・生成
信号生成ブロックから出力されるキャリー生成信号Ｇi
およびキャリー伝搬信号Ｐi と外部から入力されるｎビ
ットの制御信号Ｔi とを入力として、各桁に対応するキ
ャリー生成信号Ｇi ，キャリー伝搬信号Ｐi および制御
信号Ｔi を次段の伝搬段に出力し、中間の伝搬段におい
ては、直前の伝搬段から出力されるキャリー生成信号Ｇ
i ，キャリー伝搬信号Ｐi および制御信号Ｔi を入力と
して、各桁に対応するキャリー生成信号Ｇi ，キャリー
伝搬信号Ｐi および制御信号Ｔi を次段の伝搬段に出力
し、最終の伝搬段においては、直前の伝搬段から出力さ
れるキャリー生成信号Ｇi ，キャリー伝搬信号Ｐi およ
び制御信号Ｔi を入力として、各桁に対応するキャリー
信号Ｃi を出力するキャリー信号伝搬ブロックと、 前記キャリー伝搬・生成信号生成ブロックから出力され
るキャリー伝搬信号Ｐi と、前記キャリー信号伝搬ブロ
ックの最終段から出力されるキャリー信号Ｃiと、前記
制御信号Ｔi とを入力とし、ｎビットの加算結果を生成
する和信号生成ブロックとから構成されることを特徴と
する加算器。 - 【請求項４】 前記キャリー信号伝搬ブロックの各伝搬
段は各桁に対応する要素回路を含み、伝搬段の順位を０
段から数えた場合に第ｍ段目（０≦ｍ≦ｌｏｇ2n−１）
となる伝搬段（最終段は除く）におけるｉ≧２m を満足
する第ｉ桁に対応する第１の要素回路は、前段から第ｉ
桁のキャリー伝搬信号Ｐi (m-1) ，キャリー生成信号Ｇ
i (m-1) および制御信号Ｔi (m-1) と、第ｉ−２m 桁の
キャリー伝搬信号Ｐ i-2 m (m-1) ，キャリー生成信号Ｇ
i-2 m (m-1) および制御信号Ｔi-2 m (m-1) を入力と
し、次段の第ｉ桁へのキャリー伝搬信号Ｐi (m) ，キャ
リー生成信号Ｇi (m) および制御信号Ｔi (m) を出力す
るよう構成され、ｉ＜２mを満足する第ｉ桁に対応する
第２の要素回路は、前段からの第ｉ桁のキャリー伝搬信
号Ｐi (m-1) ，キャリー生成信号Ｇi (m-1) および制御
信号Ｔi (m-1) をそのまま次段の第ｉ桁へのキャリー伝
搬信号Ｐi (m) ，キャリー生成信号Ｇi (m)および制御
信号Ｔi (m) として出力するよう構成され、最終段の伝
搬段におけるｉ≧２m を満足する第ｉ桁に対応する第３
の要素回路は、前段から第ｉ桁のキャリー伝搬信号Ｐi
(m-1) および制御信号Ｔi (m-1) と第ｉ−２m 桁のキャ
リー生成信号Ｇ i-2 m (m-1) とを入力とし、第ｉ桁のキ
ャリー信号Ｃi を出力するよう構成され、ｉ＜２m を満
足する第ｉ桁に対応する第４の要素回路は、第ｉ桁のキ
ャリー生成信号Ｇi (m-1) を第ｉ桁のキャリー信号Ｃi
として出力するよう構成されることを特徴とする請求項
３記載の加算器。 - 【請求項５】 前記第１の要素回路は、第ｉ桁のキャリ
ー伝搬信号Ｐi (m-1) と第ｉ桁の制御信号Ｔi (m-1) と
第ｉ−２m 桁のキャリー生成信号Ｇ i-2 m (m-1) とを入
力とする３入力ＡＮＤゲートと、該ＡＮＤゲートの出力
および第ｉ桁のキャリー生成信号Ｇi (m-1) を入力と
し、第ｉ桁のキャリー生成信号Ｇi (m)を出力する２入
力ＯＲゲートと、第ｉ桁および第ｉ−２m 桁のキャリー
伝搬信号Ｐi (m-1) ，Ｐ i-2 m (m-1) を入力とし、第ｉ
桁のキャリー伝搬信号Ｐi (m) を出力する２入力ＡＮＤ
ゲートと、第ｉ桁および第ｉ−２m 桁の制御信号Ｔi (m
-1) ，Ｔ i-2 m (m-1) を入力とし、第ｉ桁の制御信号Ｔ
i (m) を出力する２入力ＡＮＤゲートとで構成され、 前記第２の要素回路は、第ｉ桁のキャリー伝搬信号Ｐi
(m-1) ，キャリー生成信号Ｇi (m-1) および制御信号Ｔ
i (m-1) をそのまま出力するバッファで構成され、 前記第３の要素回路は、第ｉ桁のキャリー伝搬信号Ｐi
(m-1) および制御信号Ｔi (m-1) と第ｉ−２m 桁のキャ
リー生成信号Ｇ i-2 m (m-1) とを入力とする３入力ＡＮ
Ｄゲートと、該ＡＮＤゲートの出力および第ｉ桁のキャ
リー生成信号Ｇi (m-1) を入力とし、第ｉ桁のキャリー
信号Ｃi を出力する２入力ＯＲゲートとで構成され、 前記第４の要素回路は、第ｉ桁のキャリー生成信号Ｇi
(m-1) を第ｉ桁のキャリー信号Ｃi として出力するバッ
ファで構成されることを特徴とする請求項４記載の加算
器。 - 【請求項６】 前記キャリー信号伝搬ブロックの各伝搬
段は各桁に対応する要素回路を含み、伝搬段の順位を０
段から数えた場合に第ｍ段目（０≦ｍ≦ｌｏｇ2n−１）
となる伝搬段（最終段は除く）におけるｉ≧２m を満足
する第ｉ桁に対応する要素回路は、第ｉ桁のキャリー伝
搬信号Ｐi (m-1) と第ｉ桁の制御信号Ｔi (m-1) と第ｉ
−２m 桁のキャリー生成信号Ｇ i-2 m (m-1) とを入力と
する３入力ＡＮＤゲートと、該ＡＮＤゲートの出力およ
び第ｉ桁のキャリー生成信号Ｇi (m-1) を入力とし、第
ｉ桁のキャリー生成信号Ｇi (m) を出力する２入力ＯＲ
ゲートと、第ｉ桁および第ｉ−２m 桁のキャリー伝搬信
号Ｐi (m-1) ，Ｐ i-2 m(m-1) を入力とし、第ｉ桁のキ
ャリー伝搬信号Ｐi (m) を出力する２入力ＡＮＤゲート
と、第ｉ桁および第ｉ−２m 桁の制御信号Ｔi (m-1) ，
Ｔ i-2 m (m-1) を入力とし、第ｉ桁の制御信号Ｔi (m)
を出力する２入力ＡＮＤゲートとで構成され、ｉ＜２m
を満足する第ｉ桁に対応する要素回路は、第ｉ桁のキャ
リー伝搬信号Ｐi (m-1) ，キャリー生成信号Ｇi (m-1)
および制御信号Ｔi (m-1) をそのまま出力するバッファ
で構成され、最終段の伝搬段におけるｉ≧２m を満足す
る第ｉ桁に対応する要素回路は、第ｉ桁のキャリー伝搬
信号Ｐi (m-1) と第ｉ桁の制御信号Ｔi (m-1) と第ｉ−
２m 桁のキャリー生成信号Ｇ i-2 m (m-1) とを入力とす
る３入力ＡＮＤゲートと、該ＡＮＤゲートの出力および
第ｉ桁のキャリー生成信号Ｇi (m-1) を入力とし、第ｉ
桁のキャリー信号Ｃi を出力する２入力ＯＲゲートとで
構成され、ｉ＜２m を満足する第ｉ桁に対応する要素回
路は、第ｉ桁のキャリー生成信号Ｇi (m-1) を第ｉ桁の
キャリー信号Ｃi として出力するバッファで構成される
ことを特徴とする請求項３記載の加算器。 - 【請求項７】 前記和信号生成ブロックは、各桁に対応
する要素回路を含み、第ｉ桁に対応する要素回路は、外
部から入力される第ｉ桁の制御信号Ｔi と前記キャリー
信号伝搬ブロックから出力される第ｉ−１桁のキャリー
信号Ｃi-1 とを入力とする２入力ＡＮＤゲートと、該Ａ
ＮＤゲートの出力および前記キャリー伝搬・生成信号生
成ブロックから出力される第ｉ桁のキャリー伝搬信号Ｐ
i を入力とする排他的論理和ゲートとで構成されること
を特徴とする請求項３，４，５または６記載の加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05090096A JP3356613B2 (ja) | 1996-02-14 | 1996-02-14 | 加算方法および加算器 |
| US08/797,121 US5933362A (en) | 1996-02-14 | 1997-02-10 | Method of adding two binary numbers and binary adder used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05090096A JP3356613B2 (ja) | 1996-02-14 | 1996-02-14 | 加算方法および加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09222991A true JPH09222991A (ja) | 1997-08-26 |
| JP3356613B2 JP3356613B2 (ja) | 2002-12-16 |
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|---|---|---|---|
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|---|---|
| US (1) | US5933362A (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512017A (ja) * | 2005-10-05 | 2009-03-19 | クゥアルコム・インコーポレイテッド | 選択可能な下位精度を有する浮動小数点プロセッサ |
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