JPH04149730A

JPH04149730A - 加算回路

Info

Publication number: JPH04149730A
Application number: JP27608590A
Authority: JP
Inventors: Masao Hirasawa; 平沢　政夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-15
Filing date: 1990-10-15
Publication date: 1992-05-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明は加算回路に関し、特にビット長が異なる複数の
データの加算可能な加算回路に関する。〔従来の技術〕従来の加算回路の一例を４ビツト用の加算回路を例とし
て第９図に示す。第９図において、従来の加算回路３は、４つの全加算器
３１〜３４と、３つのインバータＥ３１〜Ｅ３３と、３
つのＮＯＲゲートＥ３４〜Ｅ３６とから構成されていい
る。全加算器３１〜３４は、第１０図に示すような周知の回
路であり、全加算器３１を例にとれば、２つのＮＯＲゲ
ートＥ３１１．Ｅ３１２と、２つのＮＡＮＤゲートＥ３
１３．Ｅ３１４と、３つのＡＮＤＮＯＲゲー）Ｅ３１５
〜Ｅ３１７とから構成されている。次に、従来の加算回路の動作について説明する。まず、全加算器３１は、加算信号Ａと被加算信号Ｂと桁
上げ入力信号Ｃｉを入力して、次式に示すような和出力
Ｓと桁上（ず出力信号Ｃｏを出力するものである。Ｓ＝Ａ　ｒ＋］　Ｂ　［＋］　Ｃ１Ｇｏ＝Ａ１１Ｂ＋Ｃｉ　蕾（Ａ　［＋）　Ｂ）ここで、

〔発明が解決しようとする課題〕

上述した従来の加算回路は、１ビット当りの桁上げ信号
の伝播時間は加算回路の桁数の分だけ、たとえば、４ビ
ツトの場合は４桁分たけかかるので、演算速度が上がら
ないという欠点があった。〔課題を解決するための手段〕本発明の加算回路は、第一の加算信号ＡＯと第一の被加
算信号ＢＯと第一の桁上げ入力信号ＣｉＯと分割加算の
制御をする第一の分割加算制御信号Ｄｏとを入力し、第
一の和信号ＳＯはＵし他的論理和を

〔実施例〕

次に、本究明の実施例について図面を参脇して説明する
。第１図は本発明の加算回路の一実施例を示すブロック図
である。本実施例は、従来例と同様、４ビツトの分割加算が可能
な加算回路を例として示す。第１図に示すように、本発明の加算回路１は、２つの１
型全加算器１１．１３（！：、２つの２型全加算器１２
．１４とから構成されている。１型全加算器１１の等価回路を第２図に、２型全加算器
１２の等価回路を第４図にそれぞれ示す。第２図に示す１型全加算器１１は、加算信号ＡＯと被加
算信号ＢＯと桁上げ入力信号ＣｉＯと分割加算制御信号
Ｄｏを入力して、和出力信号ＳＯと桁上げ出力信号Ｃｏ
ｘＯを出力するものである。ここで、分割制御信号Ｄｏは、桁１−げ入力信号ＣｉＯ
の有効無効を切替えて和信号ＳＯを出力するとともに、
直接桁上げ出力信号ＣｏｘＯを制御する信号であり、桁
上げ入力信号ＣｉＯと同時に入力する。１型全加算器１１は、排他的論理和回路１１１と、桁上
げ制御回路１１２と、出力制御回路１１３とから構成さ
れている。排他的論理和回路１１１は、加算信号ＡＯと被加算信号
ＢＯとの排他的論理和を取るとともに、付随的な論理処
理を行なう回路であり、ＮチャンネルＭＯＳトランジス
タＮ１〜Ｎ６と、ＰチャンネルＭＯＳトランジスタＰ１
〜Ｐ６と、インバータＥ１〜Ｅ３とから構成されている
。桁上げ制御回路１１２は、分割制御信号ＤＯにより桁上
げ入力信号ＣｉＯの有効無効を切替えて直接桁上げ出力
信号ＣｏｘＯを制御をする回路で、ＰチャンネルＭＯ８
）ランジスタＰ７〜Ｐ９とＮチャンネルＭＯＳトランジ
スタＮ７〜Ｎ９と、インバータＥ４とから構成されてい
る。出力制御回路１１３は、分割制御信号ＤＯにより桁上げ
入力信号ＣｉＯの有効無効を切替えて和信号ＳＯを出力
する回路であり、ＰチャンネルＭＯＳトランジスタｐＨ
，ＰＩ３と、ＮチャンネルＭＯ８）ランジスタＮＩＯ，
Ｎｉｌと、ＮＡＮＤゲートＥ７と、インバータＥ６とか
ら構成されている。次に、本回路の動作について説明する。第３図に示す真理値表から和出力信号ＳＯと桁上げ出力
信号ＣｏｘＯは、次式のように表わされる。また、桁上げ出力信号ＣｏｘＯは、アクティブＬＯＷの
信号である。５Ｏ＝ＡＯ［＋］　ＢＯ［＋］　　（Ｄｏ　Ｉ・Ｃ１Ｏ
）ＣｏｘＯ＝Ａ０Ｉ　・Ｂ０Ｉ　＋　（ＡＯ［＋１　ＢＯ
）　　　（Ｃｉ０Ｉ＋ＤＯ）ここで、

〔発明の効果〕

以上説明したように、本発明の加算回路は、従来の加算
回路に比較し２、キャリーの伝播速度をスタティック回
路の場合で約４倍に高速化できるという効果がある。また、ダイナミック回路の場合は、１ビット当りトラン
スファゲート１段だけで構成できるので高速化がｉコＪ
能であるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す１型全加算器の等価回路図、第３図は第２図に
示す１型全加算器の真理値を示す図、第４図は第１図に
示す２型全加算器の等価回路図、第５図は第４図に示す
２型全加算器の真理値を示す図、第６図は本発明の第二
の実施例を示す回路図、第７図は第６図に示す全加算器
の等価回路図、第８図は第７図に示す全加算器の真理値
を示す図、第９図は従来の加算回路の一例を示す回路図
、第１０図（ａ）、（ｂ）は第９図に示す全加算器の等
価回路図およびその真理値を示す図である。１〜３・・・加算回路、１１．１３・・・１型全加算器
、１２．１４・・・２型全加算器、２１〜２４・・・ダ
イナミック全加算器、３１〜３４・・・全加算器、１１
１．１２１，２１１・・・排他的論理和回路、１１２．
１２２．２１２・・・桁上げ制御回路、１１３゜１２３
．２１３・・・出力制御回路、Ｅ１〜Ｅ６．Ｅ２１〜Ｅ
２５．Ｅ３１〜Ｅ３３．Ｅ４１〜Ｅ４７・・・インバー
タ、Ｅ７．Ｅ３１３．Ｅ３１４・・・ＮＡＮＤゲート、
Ｅ２６．Ｅ３４〜Ｅ３８．Ｅ４７゜Ｅ４８．　　　Ｅ３
１１．　　　Ｅ３１２　　・・・ＮＯＲゲー　ト　、　
Ｅ３１５〜Ｅ　３１７　・・・ＡＮＤＮＯＲゲー　ト　
、　Ｎ　１〜Ｎ１１．Ｎ２ｉ〜Ｎ３２．Ｎ４ｉ〜Ｎ５３
・・・ＮチャンネルＭＯ８）ランジスタ、Ｐ１〜Ｐ１２
゜Ｐ２１〜Ｐ２９．Ｐ４１〜Ｐ４５・・・Ｐチャンネル
ＯＳトランジスタ。

Claims

【特許請求の範囲】１、第一の加算信号Ａ０と第一の被加算信号Ｂ０と第一
の桁上げ入力信号Ｃｉ０と分割加算の制御をする第一の
分割加算制御信号Ｄ０とを入力し、第一の和信号Ｓ０は
排他的論理和を【＋】で信号の反転をＩでそれぞれ示す
論理式Ｓ０＝Ａ０【＋】Ｂ０【＋】（Ｄ０Ｉ・Ｃｉ０）
により出力しローレベル活性化信号である第一の桁上げ
出力信号Ｃｏｘ０を前記論理式Ｃｏｘ０＝Ａ０Ｉ・Ｂ０
Ｉ＋（Ａ０【＋】Ｂ０）・（Ｃｉ０Ｉ＋Ｄ０）により出
力する第一の論理回路を有する第一の全加算器と、第二の加算信号Ａ１と第二の被加算信号Ｂ１とローレベ
ル活性化信号である第二の桁上げ入力信号Ｃｉｘ１と分
割加算の制御をする第二の分割加算制御信号Ｄ１とを入
力し、第二の和信号Ｓ１を前記論理式Ｓ１＝Ａ１【＋】
Ｂ１【＋】（Ｄ１＋Ｃｉｘ１）Ｉにより出力し第二の桁
上げ出力信号Ｃｏ１を前記論理式Ｃｏ１＝Ａ１・Ｂ１＋
（Ａ１【＋】Ｂ１）・（Ｃｉｘ１Ｉ＋Ｄ１Ｉ）により出
力する第二の論理回路を有する第二の全加算器とを有す
ることを特徴とする加算回路。２、加算信号と被加算信号とローレベル活性化信号であ
る桁上げ入力信号と分割加算の制御をする分割加算制御
信号とを入力し、クロックの制御により和信号とローレ
ベル活性化信号である桁上げ出力信号を出力するダイナ
ミック型の加算回路において、前記分割加算制御信号と
前記桁上げ入力信号との否定論理和を取る第一のＮＯＲ
ゲートと、前記加算信号と前記被加算信号との排他的論
理和と前記分割加算制御信号との否定論理和を取る第二
のＮＯＲゲートとを有することを特徴とする加算回路。