JPS6227412B2

JPS6227412B2 -

Info

Publication number: JPS6227412B2
Application number: JP57065200A
Authority: JP
Inventors: Motonobu Nagafuji
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-04-19
Filing date: 1982-04-19
Publication date: 1987-06-15
Also published as: GB2120426A; GB2120426B; DE3314035C2; US4677582A; DE3314035A1; GB8310288D0; JPS58182754A

Description

【発明の詳細な説明】発明の対象本発明はマイクロプログラム制御と命令先行制
御を採用した情報処理装置内の演算処理装置に関
し、特に半語長オペランドの加減算命令を高速に
実行する演算処理装置に関するものである。

従来技術第１図は、語長あるいは半語長のオペランドを
加減算する命令の一形式を示す。第１図において
OPは加算か減算かの演算種類、および第２オペ
ランドが語長か半語長であるかの両方を示すため
の命令コードを示し、Ｒ１は語長の第１オペラン
ドの存在するレジスタ番号を、ADD２は語ある
いは半語長の第２オペランドの存在するメモリ上
のアドレスを示す。

第２図は、オペランドの形式を示している。第
２図において、Ｓはオペランドの符号を示し、例
えばＳ＝０ならばオペランドが正数、Ｓ＝１なら
ば負数との約束をもつものとする。Ｂは符号を除
く数値を表わし、半語長オペランドの場合、Ｂは
15ビツト、語長オペランドの場合31ビツトを有す
るものとする。演算は語長の第１オペランドと半
語あるいは語長の第２オペランドを加算あるいは
減算して、第１図のＲ１で示される語長のレジス
タ内に格納される。

第３図は、正の符号をもつ語長オペランド（同
図ａ）と負の符号をもつ半語長オペランド（同図
ｂ）の一例である。これらは周知の固定小数点数
であり、本例の正の語長オペランドは10進で「＋
25」を表わし、負の半語長オペランドは「−２」
を表わしている。

さて、従来技術においては、半語長オペランド
の加減算命令の実行には最低でも２サイクルを要
していた。すなわち、最初のサイクルで、加数あ
るいは減数の符号を上位バイトに例えばシフタ等
を用いて拡張し、２サイクル目に演算器に入力し
て加減算を完了していた。以下、この従来技術に
ついて説明する。

第４図は従来の演算器周辺のブロツク図であ
り、第５図は該演算器等を使用して第３図に示す
オペランドの半語長加算命令を実行する手順を示
したものである。なお、以下の説明では、ワーク
レジスタ、シフタおよび演算器の処理長は語長と
するが、勿論、これは倍語長でもよい。

まず、第１図に示す半語長加算命令が周知の命
令先行制御装置により解読されて、第１および第
２オペランドのデータが読み出され、マイクロプ
ログラムによる実行に先立つて各々ワークレジス
タＢ４０とワークレジスタＡ３０の先頭にセツト
される。すなわち、第３図ａの語長オペランドが
ワークレジスタ４０に、第３図ｂの半語長オペラ
ンドがワークレジスタ３０にセツトされる。これ
らのワークレジスタ３０と４０では最下位のビツ
ト位置が異つており、そのまゝでは演算器１０に
入力できない。このため、マイクロプログラムの
第１実行サイクルでは、ワークレジスタ３０の内
容をシフタ２０に入れ、そこで代数的な右16ビツ
トシフトを行い、シフト結果を出力レジスタ２
１、信号線５０を介してワークレジスタ３０に再
転送する。第６図は転送前後のワークレジスタ３
０の内容で、ａは最初に第２オペランドをセツト
した状態、ｂはそれを右へ16ビツトシフトした状
態を示す。シフタ２０による右16ビツトシフトで
は算術的シフトすなわち符号を考慮したシフトを
行なうため、第６図ｂに示す如くワークレジスタ
３０は、転送後には上位16ビツトに新たに負の符
号１が付加されている。

こうして、ワークレジスタ３０と４０の最下位
ビツト位置が一致したあと、マイクロプログラム
の第２実行サイクルでは、ワークレジスタ３０と
４０の内容が、各々プリシフタＡ１３、プリシフ
タＢ１４を介して演算器１０に入力される。プリ
シフタ１３，１４は、こゝでは単純にデータを通
すだけのスルーの働きをしている。演算器１０で
加算した結果は、第７図に示す如く、周知の固定
小数点数の加算規則により10進数で「23」を示す
数値となる。この加算器の出力を第２実行サイク
ルの最終ステージで、出力レジスタ１１を介して
第１オペランドレジスタへ転送、格納することに
より、命令は完了する。

なお、半語長減算の場合は、第２実行サイクル
でプリシフタＡ１３がコンプリメント（補数）と
して働き、演算器１０の最下位ビツト位置に初期
キヤリー“１”を与える点が異なるのみで、第１
実行サイクルの動作は加算の場合と同じである。

以上が従来技術による半語長加減算命令の実行
処理で、実行に２サイクルを要すことが分かる。
一方、符号拡張の必要のない語長オペランドの加
減算命令の場合には、第２オペランドは、ワーク
レジスタにセツトされた状態ですでに先頭に符号
を有し、第１オペランドと最下位ビツト位置を同
じくする語長の形式をもつており、そのまゝ演算
器に入力できるため、シフタで右シフトする手順
が不要で、１サイクルで実行できる。このため、
ソフトウエア設計者がメモリ節約の為に半語長の
オペランドを用意しても、その加減算実行には語
長オペランドに比し倍の時間を要するという問題
があつた。

従来、半語長オペランドの加減算命令の実行を
１サイクルに短縮する方法として、先行制御装置
が第２オペランドをワークレジスタにセツトする
場合に、符号ビツトに該当するビツトを、あらか
じめ16ビツト分拡張しておき、半語長のオペラン
ド自身をワークレジスタの後半にセツトし、前半
には上記拡張された符号16ビツトをセツトする方
法が提案されている。しかし、この方法では、半
語長加減算命令時のみのために、符号拡張用のゲ
ート回路を余分に必要とし、このため、先行制御
装置側ではメモリから読出してきた第２オペラン
ドを一刻も早く送りたいときに、ワークレジスタ
への転送に遅れを生じ、その結果、全体の処理速
度が遅れる欠点がある。

発明の目的本発明の目的は、全体の処理速度に遅れを生じ
ることなく、半語長オペランドの加減算を語長オ
ペランドの加減算て全く同じ速度で実行すること
のできる演算処理装置を提供することにある。

発明の総括的説明上記したように、半語長オペランドを語長ある
いは倍語長の演算器の入力させる場合、オペラン
ドの符号を拡張して入力させる必要があり、この
ため、従来はシフタによりオペランドの符号を拡
張した後、演算器に入力して加減算を実行してい
た。これに対して、本発明は演算器のプリシフタ
に着目し、前記シフタ処理に該当する部分を演算
器のプリシフタを用いて処理し、該プリシフタを
オペランドが語長、半語長いずれでも扱えように
するものである。これにはハードウエアの増加が
伴うが、大幅なLSIの採用という最近の傾向を考
えれば、十分吸収できる。

発明の実施例第８図に本発明による演算器周辺の一実施例の
ブロツク図を示す。第４図と比べ、プリシフタＡ
１００が改良され、該プリシフタ１００に第２オ
ペランドデータの符号部の転送線６０が追加され
ているのが特徴である。

第９図はプリシフタＡ１００の構成を、第ｉビ
ツトＡ_iについて詳細に示した図である。第４図
のプリシフタＡ１３などのように、通常のプリシ
フタの機能は、スルー（TRUE；そのまま）、コ
ンプリメント（COMP；補数、反転）、シフトレ
ストあるいはライト１〜３（左あるいは右に１な
いし３ビツトシフト）程度である。第９図に示す
AND回路９０２，９０３，９０４などが、これ
に対応する。たゞし、シフトレフト１以外のシフ
トは、図面の簡単化のため示されていない。

本発明の改良されたプリシフタＡ１００は、０
〜15ビツト（０≦ｉ≦15）について半語長加減算
命令に対して動作するAND回路９０１を有する
ことを特徴としている。すなわち、第９図の
AND回路９０１は、第１図の命令のOPのデコー
ド信号あるいはそれに該当する信号により半語長
加算演算モードが指定され、第２オペランドが負
符号であれば、OR回路９１０より“１”を演算
器入力Ａ_iINとして出力する。逆に半語長減算命
令実行中には、第２オペランドが正符号のとき
“１”を出力する。これらの加減算時には、９０
２〜９０４のAND回路は閉じたままで付勢され
ない。このAND回路９０１を有するのは、ワー
クレジスタＡ３０の前半16ビツトに対応するプリ
シフタのみで、後半16ビツトは有しない。すなわ
ち、後半16ビツトは第４図に示す従来のプリシフ
タＡ１３と全く同様の構成である。

第１０図は第３図のデータ例の場合のプリシフ
タＡ１００の動作を示し、第１１図はその手順を
示したものである。

先行制御装置によりワークレジスタＡ３０の前
半（ビツト０−15）には“０”が、後半（同16−
31）には第２オペランドデータ１１１…１０がセ
ツトされるが、これらが改良されたプリシフタＡ
１００に入力される。プリシフタ１００の前半に
対しては、制御信号として半語長加算演算モード
のみが与えられ、他はすべて抑止される。この結
果、第９図の上側のAND回路９０１が、第２オ
ペランドが負符号であるため付勢され、OR回路
９１０の出力、すなわち演算器への入力は“１”
となる。プリシフタ１００の後半に対しては、制
御信号として加算であるとTRUE（スルー）が与
えられ、セツトされた第２オペランドデータがそ
のまゝ演算器入力となる。この改良されたプリシ
フタ１００の出力により、第７図に示したのと同
様のパターンが発生されたことになる。以下は従
来技術と同じ動作により、加算が実行され結果が
格納される。

半語長減算の場合は、プリシフタ１００の前半
16ビツトに対しては、符号が正のときに第９図の
下側のAND回路によりプリシフタ出力は“１”
となり、後半16ビツトにはCOMP（補数）制御信
号が与えられ、第２オペランドの補数が演算器１
０の入力に現れる。このときは、さらに演算器１
０の最下位ビツト位置に初期キヤリーが入力され
る。この動作により、正常に減算が実行される。

発明の効果以上の説明から明らかな如く、本発明では、第
１実行サクルのみを使用して、第２オペランドの
符号拡張のためのプリシフトを従来のプリシフト
の速度と同じ速度で行ない、プリシフタ本来の性
能を落すことなく半語長加減算命令を高速に終了
させることができる。また、プリシフタに追加す
るハードウエアは、例えば16ビツト分について
ANDゲートが32個で済み、周辺の制御回路も含
めて極めて僅かな増追で済むため、コスト上から
も実現は容易なものである。

【図面の簡単な説明】

第１図は語長あるいは半語長オペランドの加減
算命令の一形式を示す図、第２図は語長および半
語長オペランドの一形式を示す図、第３図は語長
および半語長オペランドの具体例を示す図、第４
図は従来の演算処理装置のブロツク図、第５図は
従来の半語長加算命令の実行手順を示す図、第６
図および第７図は従来の具体的数値例を示す図、
第８図は本発明の演算処理装置の一実施例を示す
ブロツク図、第９図は本発明により改良されたプ
リシフタの具体的構成図、第１０図は本発明にお
けるプリシフタの動作を示す図、第１１図は本発
明による半語長加算命令の実行手順を示す図であ
る。１０……演算器、１１……出力レジスタ、１４
……プリシフタ、１００……改良されたプリシフ
タ、３０，４０……ワークレジスタ。

Claims

【特許請求の範囲】１符号を含む第１オペランドを保持する第１レ
ジスタと、符号を含む前記第１オペランドと同一
語長あるいはそれより短い語長の第２オペランド
を保持する第２レジスタと、前記第１レジスタの
第１オペランドを入力し、そのまゝあるいはコン
プリメント或いはシフトして出力する第１プリシ
フタと、前記第２レジスタの第２オペランドを入
力し、そのまゝ或いはコンプリメント或いはシフ
トして出力する第２プリシフタと、前記第１プリ
シフタと前記第２プリシフタから出力される両オ
ペランドを入力して加減算を行う演算器を具備し
てなる演算処理装置において、前記第１プリシフタは、前記第１レジスタの全
ビツト対応に、該当ビツトをそのまゝ或いはコン
プリメント或いはシフトして出力するゲーム群か
らなり、前記第２プリシフタは、前記第２レジスタの全
ビツト対応に、該当ビツトをそのまゝ或いはコン
プリメント或いはシフトとして出力する第１ゲー
ト群と、前記第２レジスタの上位ビツト対応に、
演算モードと第２オペラントの符号に従つて該当
ビツトを“１”あるいは“０”として出力する第
２ゲート群とからなり、前記第２プリシフタについては、第１オペラン
トと同一語長の第２オペランドが前記第２レジス
タに保持された場合は、前記第１ゲート群のみを
付勢し、第１オペランドより短い語長の第２オペ
ランドが前記第２レジスタに保持された場合は、
前記第１ゲート群の前記第２オペランドに対応す
る下位ビツトのものとそれ以外の上位ビツトにつ
いては前記第２ゲート群を代りに付勢することを
特徴とする演算処理装置。