JP2970231B2 - 並列乗算回路 - Google Patents
並列乗算回路Info
- Publication number
- JP2970231B2 JP2970231B2 JP4175135A JP17513592A JP2970231B2 JP 2970231 B2 JP2970231 B2 JP 2970231B2 JP 4175135 A JP4175135 A JP 4175135A JP 17513592 A JP17513592 A JP 17513592A JP 2970231 B2 JP2970231 B2 JP 2970231B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- digit
- output signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は並列乗算回路に関し、特
に２次のブースデコードアルゴリズムを用いた高速乗算
回路に関する。
に２次のブースデコードアルゴリズムを用いた高速乗算
回路に関する。
【０００２】
【従来の技術】従来、この種の並列乗算回路は、ブース
デコード回路を用いているが、入力される乗数のうちの
３桁のデータから３種類の制御信号を生成し出力してい
る。この３種類の制御信号はそれぞれデータが１倍か２
倍かと、データが正か負かと、データが０であるか否か
を示している。
デコード回路を用いているが、入力される乗数のうちの
３桁のデータから３種類の制御信号を生成し出力してい
る。この３種類の制御信号はそれぞれデータが１倍か２
倍かと、データが正か負かと、データが０であるか否か
を示している。
【０００３】図４はかかる従来の一例を説明するための
並列乗算回路におけるブスーデコード回路図である。図
４に示すように、かかる並列乗算回路におけるブースデ
コード回路１ａはＥＸ−ＮＯＲゲート２１，２２と、こ
れらの出力の論理和をとるＯＲゲート２３と、ＮＡＮＤ
ゲート２４およびインバータ２５とを有し、入力ａ，
ｂ，ｃにデータＳ７，Ｓ８，Ｓ９を入力することによ
り、出力α，β，γにデータＳ１２，Ｓ１３，Ｓ１４を
出力する。また、上述したこのブースデコード回路１ａ
に入力される乗数のうちの３桁のデータを下位側よりそ
れぞれａ，ｂ，ｃとすると、データが２倍であることを
示す制御信号αは、
並列乗算回路におけるブスーデコード回路図である。図
４に示すように、かかる並列乗算回路におけるブースデ
コード回路１ａはＥＸ−ＮＯＲゲート２１，２２と、こ
れらの出力の論理和をとるＯＲゲート２３と、ＮＡＮＤ
ゲート２４およびインバータ２５とを有し、入力ａ，
ｂ，ｃにデータＳ７，Ｓ８，Ｓ９を入力することによ
り、出力α，β，γにデータＳ１２，Ｓ１３，Ｓ１４を
出力する。また、上述したこのブースデコード回路１ａ
に入力される乗数のうちの３桁のデータを下位側よりそ
れぞれａ，ｂ，ｃとすると、データが２倍であることを
示す制御信号αは、
【０００４】
【０００５】という論理式で生成される。同様に、デー
タが正の値であることを示す制御信号βは、
タが正の値であることを示す制御信号βは、
【０００６】
【０００７】という論理式で生成され、データ０である
ことを示す制御信号γは、
ことを示す制御信号γは、
【０００８】
【０００９】という論理式で生成される。
【００１０】以上の論理式の真理値は、次の表１に示す
とおりである。
とおりである。
【００１１】
【表１】
【００１２】例えば、ブースデコード回路１ａの入力
ａ，ｂ，ｃに「１０１」が入力されたとすると、実際の
値は「−１」であり、出力α，β，γに「０００」が出
力される。
ａ，ｂ，ｃに「１０１」が入力されたとすると、実際の
値は「−１」であり、出力α，β，γに「０００」が出
力される。
【００１３】このようなブースデコード回路１ａや部分
積生成回路等を用いて、従来の並列乗算回路は形成され
る。
積生成回路等を用いて、従来の並列乗算回路は形成され
る。
【００１４】
【発明が解決しようとする課題】上述した従来のブース
デコード回路を用いた並列乗算回路は、ブースデコード
回路の出力制御信号を、データが２倍であること、デー
タが正の値であること、データが０であることについて
正確にデコードしているので、全体の回路構成が複雑に
なり、回路規模が大きくなるという欠点がある。また、
従来の並列乗算回路は、ゲート段数が増大し、乗算器と
しての演算速度も遅くなるという欠点がある。
デコード回路を用いた並列乗算回路は、ブースデコード
回路の出力制御信号を、データが２倍であること、デー
タが正の値であること、データが０であることについて
正確にデコードしているので、全体の回路構成が複雑に
なり、回路規模が大きくなるという欠点がある。また、
従来の並列乗算回路は、ゲート段数が増大し、乗算器と
しての演算速度も遅くなるという欠点がある。
【００１５】本発明の目的は、かかる回路規模を簡略化
するとともに、演算速度を高速化することのできる並列
乗算回路を提供することにある。
するとともに、演算速度を高速化することのできる並列
乗算回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明の並列乗算回路
は、乗数をデコードする１つ以上のブースデコード回路
と、前記ブースデコード回路に対して接続され且つ各々
が被乗数および接続された前記ブースデコード回路のデ
コード出力を乗算して部分積を作成する複数個の部分積
生成回路と、前記複数個の部分積生成回路の出力を順次
加算する複数個の全加算器とを有し、前記ブースデコー
ド回路は、前記乗数の３桁のデータのうち最下位桁と中
位桁を入力して排他的ノア論理をとることにより第１の
デコード出力を作成する第１のＥＸ−ＮＯＲゲートと、
前記中位桁と最上位桁を入力して排他的ノア論理をとる
第２のＥＸ−ＮＯＲゲートと、前記最上位桁を入力して
反転することにより第２のデコード出力とするインバー
タと、前記第１および第２のＥＸ−ＮＯＲゲートの出力
の論理積をとることにより第３のデコード出力とするＡ
ＮＤゲートとを備え、前記部分積生成回路は、入力され
る被乗数の２桁のデータおよび対応する前記ブースデコ
ード回路の前記第１乃至第３のデコード出力を入力する
ことにより、前記第１のデコード出力の反転と前記被乗
数の２桁のうちの上位桁の論理積および前記第１のデコ
ード出力と前記被乗数の２桁のうちの下位桁の論理積の
論理和をとり、この論理和と前記第２のデコード出力の
排他的論理和をとって反転させ、更にこの反転させたも
のと前記第３のデコード出力の論理和をとって反転させ
たものを部分積として出力するように構成される。
は、乗数をデコードする１つ以上のブースデコード回路
と、前記ブースデコード回路に対して接続され且つ各々
が被乗数および接続された前記ブースデコード回路のデ
コード出力を乗算して部分積を作成する複数個の部分積
生成回路と、前記複数個の部分積生成回路の出力を順次
加算する複数個の全加算器とを有し、前記ブースデコー
ド回路は、前記乗数の３桁のデータのうち最下位桁と中
位桁を入力して排他的ノア論理をとることにより第１の
デコード出力を作成する第１のＥＸ−ＮＯＲゲートと、
前記中位桁と最上位桁を入力して排他的ノア論理をとる
第２のＥＸ−ＮＯＲゲートと、前記最上位桁を入力して
反転することにより第２のデコード出力とするインバー
タと、前記第１および第２のＥＸ−ＮＯＲゲートの出力
の論理積をとることにより第３のデコード出力とするＡ
ＮＤゲートとを備え、前記部分積生成回路は、入力され
る被乗数の２桁のデータおよび対応する前記ブースデコ
ード回路の前記第１乃至第３のデコード出力を入力する
ことにより、前記第１のデコード出力の反転と前記被乗
数の２桁のうちの上位桁の論理積および前記第１のデコ
ード出力と前記被乗数の２桁のうちの下位桁の論理積の
論理和をとり、この論理和と前記第２のデコード出力の
排他的論理和をとって反転させ、更にこの反転させたも
のと前記第３のデコード出力の論理和をとって反転させ
たものを部分積として出力するように構成される。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ），（ｂ）はそれぞれ本発明の一
実施例を説明するための並列乗算回路におけるブースデ
コード回路図および部分積生成回路図である。まず、図
１（ａ）に示すように、本実施例におけるブースデコー
ド回路１は乗数である３桁の入力Ｙj-1 （Ｓ１），Ｙj
（Ｓ２），Ｙj+1 （Ｓ３）を組合せて入力する否定的排
他論理和（ＥＸ−ＮＯＲ）ゲート２および３と、データ
Ｓ３を反転させるインバータ４と、ＥＸ−ＮＯＲゲート
２，３の出力を２入力するＡＮＤゲート５とを有する。
このブースデコード回路１の出力ＴW ，ＰU ，Ｚには、
それぞれＥＸ−ＮＯＲ２の出力Ｓ４，インバータ４の出
力Ｓ５およびＡＮＤゲート５の出力Ｓ６が供給される。
また、入力データＳ１はブースデコード回路１に入力さ
れる乗数の一部の３桁のうち最下位ビットが供給され、
データＳ２には３桁のうち中位のビットが供給され、さ
らにデータＳ３には最上位ビットが供給される。
て説明する。図１（ａ），（ｂ）はそれぞれ本発明の一
実施例を説明するための並列乗算回路におけるブースデ
コード回路図および部分積生成回路図である。まず、図
１（ａ）に示すように、本実施例におけるブースデコー
ド回路１は乗数である３桁の入力Ｙj-1 （Ｓ１），Ｙj
（Ｓ２），Ｙj+1 （Ｓ３）を組合せて入力する否定的排
他論理和（ＥＸ−ＮＯＲ）ゲート２および３と、データ
Ｓ３を反転させるインバータ４と、ＥＸ−ＮＯＲゲート
２，３の出力を２入力するＡＮＤゲート５とを有する。
このブースデコード回路１の出力ＴW ，ＰU ，Ｚには、
それぞれＥＸ−ＮＯＲ２の出力Ｓ４，インバータ４の出
力Ｓ５およびＡＮＤゲート５の出力Ｓ６が供給される。
また、入力データＳ１はブースデコード回路１に入力さ
れる乗数の一部の３桁のうち最下位ビットが供給され、
データＳ２には３桁のうち中位のビットが供給され、さ
らにデータＳ３には最上位ビットが供給される。
【００１８】次に、図１（ｂ）に示すように、本実施例
における部分積生成回路６は入力Ｘi ，Ｘi-1 をそれぞ
れ一方の入力とし且つ前述したブースデコード回路１の
出力ＴW （Ｓ４）を反転もしくは直接他方の入力とする
ＮＡＮＤゲート７および８と、これらＮＡＮＤゲート
７，８の出力を入力とするＮＡＮＤゲート９と、データ
Ｓ４を反転させるインバータ１２と、ＮＡＮＤゲート９
の出力およびブースデコード回路１の出力ＰU （Ｓ５）
を入力するＥＸ−ＮＯＲゲート１０と、このＥＸ−ＮＯ
Ｒゲート１０の出力およびブースデコード回路１の出力
Ｚ（Ｓ６）を入力し且つ出力ＰＰを部分積生成回路６の
出力とするＮＯＲゲート１１とを有する。この部分積生
成回路６において、入力Ｘi ，Ｘi-1 は並列乗算回路に
おける被乗数を表わし、また入力ＴW ，ＰU ，Ｚはブー
スデコード回路１の各出力である。
における部分積生成回路６は入力Ｘi ，Ｘi-1 をそれぞ
れ一方の入力とし且つ前述したブースデコード回路１の
出力ＴW （Ｓ４）を反転もしくは直接他方の入力とする
ＮＡＮＤゲート７および８と、これらＮＡＮＤゲート
７，８の出力を入力とするＮＡＮＤゲート９と、データ
Ｓ４を反転させるインバータ１２と、ＮＡＮＤゲート９
の出力およびブースデコード回路１の出力ＰU （Ｓ５）
を入力するＥＸ−ＮＯＲゲート１０と、このＥＸ−ＮＯ
Ｒゲート１０の出力およびブースデコード回路１の出力
Ｚ（Ｓ６）を入力し且つ出力ＰＰを部分積生成回路６の
出力とするＮＯＲゲート１１とを有する。この部分積生
成回路６において、入力Ｘi ，Ｘi-1 は並列乗算回路に
おける被乗数を表わし、また入力ＴW ，ＰU ，Ｚはブー
スデコード回路１の各出力である。
【００１９】すなわち、入力データＸi には入力される
被乗数のうちの２桁のデータのうち上位桁が供給され、
また入力データＸi-1 には下位桁が供給される。
被乗数のうちの２桁のデータのうち上位桁が供給され、
また入力データＸi-1 には下位桁が供給される。
【００２０】ここで、ブースデコード回路１への３桁の
入力を上位よりＹj+1 ，Ｙj ，Ｙj-1 とし、部分積生成
回路６に入力される２桁の入力のうち上位をＸi 、下位
をＸi-1 としたとき、部分積生回路６の出力ＰＰと、入
力Ｙj ，Ｙj-1 と、入力Ｘi，Ｘi-1 との関係は、次の
表２に示すとおりである。
入力を上位よりＹj+1 ，Ｙj ，Ｙj-1 とし、部分積生成
回路６に入力される２桁の入力のうち上位をＸi 、下位
をＸi-1 としたとき、部分積生回路６の出力ＰＰと、入
力Ｙj ，Ｙj-1 と、入力Ｘi，Ｘi-1 との関係は、次の
表２に示すとおりである。
【００２１】
【表２】
【００２２】例えば、Ｙj+1 ，Ｙj ，Ｙj-1 ＝（００
０）および（１１１）のとき、出力ＰＰは０となる。ま
た、（００１）および（０１０）のときの出力ＰＰはＸ
i 、つまり入力Ｘi をそのまま出力する。次に、（０１
１）のときの出力ＰＰはＸi-1、つまり左１ビットシフ
トした２倍の値を出力する。また、（１００）では、Ｘ
i-1 反転、つまり２倍の数値の逆数を出力する。さら
に、（１０１）および（１１０）では、Ｘi の反転、つ
まり入力Ｘi の逆数を出力している。このように、ブー
スデコード回路１のアルゴリズムに基づいた部分積が求
められる。
０）および（１１１）のとき、出力ＰＰは０となる。ま
た、（００１）および（０１０）のときの出力ＰＰはＸ
i 、つまり入力Ｘi をそのまま出力する。次に、（０１
１）のときの出力ＰＰはＸi-1、つまり左１ビットシフ
トした２倍の値を出力する。また、（１００）では、Ｘ
i-1 反転、つまり２倍の数値の逆数を出力する。さら
に、（１０１）および（１１０）では、Ｘi の反転、つ
まり入力Ｘi の逆数を出力している。このように、ブー
スデコード回路１のアルゴリズムに基づいた部分積が求
められる。
【００２３】また、本実施例における部分積生成回路６
の出力ＰＰは、
の出力ＰＰは、
【００２４】
【００２５】なる論理式で生成される。従って、入力Ｚ
が１である場合、入力ＴW およびＰUはどちらもドント
ケアとなる。この様子は、次の表３の真理値表に示すと
おりである。
が１である場合、入力ＴW およびＰUはどちらもドント
ケアとなる。この様子は、次の表３の真理値表に示すと
おりである。
【００２６】
【表３】
【００２７】従って、ブースデコード回路１の論理式は
簡略化され、出力ＴW ，ＰU ，Ｚはそれぞれ次のように
なる。
簡略化され、出力ＴW ，ＰU ，Ｚはそれぞれ次のように
なる。
【００２８】
【００２９】図２は本発明の一実施例を示す並列乗算回
路図である。図２に示すように、本実施例は６ビット×
６ビットの乗算器を表わし、ブースデコード回路（Ｂ
Ｄ）１Ａ〜１Ｃと、部分積生成回路（ＰＰＧ）６Ａ1 〜
６Ａ7 ，６Ｂ1 〜６Ｂ7 および６Ｃ1 〜６Ｃ7 と、１４
個の全加算器（ＦＡ）１３とで構成される。かかる乗算
回路に入力される６ビットの乗数を上位よりＹ5 ，
Ｙ4 ，Ｙ3 ，Ｙ2 ，Ｙ1 ，Ｙ0 とし、同様に被乗数をＸ
5 ，Ｘ4 ，Ｘ3 ，Ｘ2 ，Ｘ1 ，Ｘ0 とする。また、乗算
回路の出力は上位よりｍ10，ｍ9 ，…，ｍ1 ，ｍ0 とす
る。
路図である。図２に示すように、本実施例は６ビット×
６ビットの乗算器を表わし、ブースデコード回路（Ｂ
Ｄ）１Ａ〜１Ｃと、部分積生成回路（ＰＰＧ）６Ａ1 〜
６Ａ7 ，６Ｂ1 〜６Ｂ7 および６Ｃ1 〜６Ｃ7 と、１４
個の全加算器（ＦＡ）１３とで構成される。かかる乗算
回路に入力される６ビットの乗数を上位よりＹ5 ，
Ｙ4 ，Ｙ3 ，Ｙ2 ，Ｙ1 ，Ｙ0 とし、同様に被乗数をＸ
5 ，Ｘ4 ，Ｘ3 ，Ｘ2 ，Ｘ1 ，Ｘ0 とする。また、乗算
回路の出力は上位よりｍ10，ｍ9 ，…，ｍ1 ，ｍ0 とす
る。
【００３０】まず、ブースデコード回路（ＢＤ）１Ａの
Ｙj-1 ，Ｙj ，Ｙj+1 入力には各々０，Ｙ0 ，Ｙ1 が接
続され、同様にブースデコード回路１ＢのＹj-1 ，
Ｙj ，Ｙj+1 入力にはＹ1 ，Ｙ2 ，Ｙ3 が各々接続さ
れ、ブースデコード回路１ＣのＹj-1 ，Ｙj ，Ｙj+1 入
力には各々Ｙ3 ，Ｙ4 ，Ｙ5 が接続される。一方、部分
積生成回路（ＰＰＧ）６Ａ1 〜６Ａ7 のＴW 入力にはブ
ースデコード回路１ＡのＴW出力が接続され、部分積生
成回路６Ａ1 〜６Ａ7 のＰU 入力にはブースデコード回
路１ＡのＰU 出力が接続され、同様に部分積生成回路６
Ａ1 〜６Ａ7 のＺ入力にはブースデコード回路１ＡのＺ
出力が接続される。また、部分積生成回路６Ｂ1 〜６Ｂ
7 および６Ｃ1 〜６Ｃ7 については、部分積生成回路６
Ａ1 〜６Ａ7 と同様であるので、説明を省略する。
Ｙj-1 ，Ｙj ，Ｙj+1 入力には各々０，Ｙ0 ，Ｙ1 が接
続され、同様にブースデコード回路１ＢのＹj-1 ，
Ｙj ，Ｙj+1 入力にはＹ1 ，Ｙ2 ，Ｙ3 が各々接続さ
れ、ブースデコード回路１ＣのＹj-1 ，Ｙj ，Ｙj+1 入
力には各々Ｙ3 ，Ｙ4 ，Ｙ5 が接続される。一方、部分
積生成回路（ＰＰＧ）６Ａ1 〜６Ａ7 のＴW 入力にはブ
ースデコード回路１ＡのＴW出力が接続され、部分積生
成回路６Ａ1 〜６Ａ7 のＰU 入力にはブースデコード回
路１ＡのＰU 出力が接続され、同様に部分積生成回路６
Ａ1 〜６Ａ7 のＺ入力にはブースデコード回路１ＡのＺ
出力が接続される。また、部分積生成回路６Ｂ1 〜６Ｂ
7 および６Ｃ1 〜６Ｃ7 については、部分積生成回路６
Ａ1 〜６Ａ7 と同様であるので、説明を省略する。
【００３１】次に、部分積生成回路６Ａ1 ，６Ｂ1 ，６
Ｃ1 のＸi 入力には“０”が入力され、Ｘi-1 入力には
被乗数のうちのＸ5 が接続される。また、部分積生成回
路６Ａ2 ，６Ｂ2 ，６Ｃ2 のＸi 入力にはＸ5 が接続さ
れ、Ｘi-1 入力にはＸ4 が接続される。更に、部分積生
成回路６Ａ3 ，６Ｂ3 ，６Ｃ3 のＸi およびＸi-1 入力
にはＸ4 およびＸ3 がそれぞれ接続され、部分積生成回
路６Ａ4 ，６Ｂ4 ，６Ｃ4 のＸi およびＸi-1 入力には
Ｘ3 およびＸ2 がそれぞれ接続される。同様に、部分積
生成回路６Ａ5 ，６Ｂ5 ，６Ｃ5 のＸi およびＸi-1 入
力にはＸ2 およびＸ1 がそれぞれ接続され、部分積生成
回路６Ａ6 ，６Ｂ6 ，６Ｃ6 のＸi およびＸi-1 入力に
はＸ1 およびＸ0 がそれぞれ接続される。最後の部分積
生成回路６Ａ7 ，６Ｂ7 ，６Ｃ7 のＸi 入力にはＸ0 が
接続され、Ｘi-1 入力には“０”が入力される。
Ｃ1 のＸi 入力には“０”が入力され、Ｘi-1 入力には
被乗数のうちのＸ5 が接続される。また、部分積生成回
路６Ａ2 ，６Ｂ2 ，６Ｃ2 のＸi 入力にはＸ5 が接続さ
れ、Ｘi-1 入力にはＸ4 が接続される。更に、部分積生
成回路６Ａ3 ，６Ｂ3 ，６Ｃ3 のＸi およびＸi-1 入力
にはＸ4 およびＸ3 がそれぞれ接続され、部分積生成回
路６Ａ4 ，６Ｂ4 ，６Ｃ4 のＸi およびＸi-1 入力には
Ｘ3 およびＸ2 がそれぞれ接続される。同様に、部分積
生成回路６Ａ5 ，６Ｂ5 ，６Ｃ5 のＸi およびＸi-1 入
力にはＸ2 およびＸ1 がそれぞれ接続され、部分積生成
回路６Ａ6 ，６Ｂ6 ，６Ｃ6 のＸi およびＸi-1 入力に
はＸ1 およびＸ0 がそれぞれ接続される。最後の部分積
生成回路６Ａ7 ，６Ｂ7 ，６Ｃ7 のＸi 入力にはＸ0 が
接続され、Ｘi-1 入力には“０”が入力される。
【００３２】これら部分積生成回路６Ａ1 〜６Ａ7 ，６
Ｂ1 〜６Ｂ7 および６Ｃ1 〜６Ｃ7の出力は全加算器
（ＦＡ）１３に供給され、乗算出力ｍ10〜ｍ0 を得る。
尚、この乗算回路全体の動作は、一般の乗算回路と同様
であるので、動作の詳細説明は省略する。
Ｂ1 〜６Ｂ7 および６Ｃ1 〜６Ｃ7の出力は全加算器
（ＦＡ）１３に供給され、乗算出力ｍ10〜ｍ0 を得る。
尚、この乗算回路全体の動作は、一般の乗算回路と同様
であるので、動作の詳細説明は省略する。
【００３３】上述した並列乗算回路において、１つのブ
ースデコード回路における回路規模は２４トランジスタ
から２０トランジスタに削減できる。また、ゲート段数
については、ＥＸ−ＯＲ，ＥＸ−ＮＯＲ，ＡＮＤ，ＯＲ
の各ゲートをそれぞれ２段とすると、ブースデコード回
路と部分積生成回路合わせて、９段から６段へと削減で
きる。
ースデコード回路における回路規模は２４トランジスタ
から２０トランジスタに削減できる。また、ゲート段数
については、ＥＸ−ＯＲ，ＥＸ−ＮＯＲ，ＡＮＤ，ＯＲ
の各ゲートをそれぞれ２段とすると、ブースデコード回
路と部分積生成回路合わせて、９段から６段へと削減で
きる。
【００３４】図３は本発明の他の実施例を説明するため
の並列乗算回路における部分積生成回路図である。図３
に示すように、本実施例における部分積生成回路６はト
ランスファーゲート１４〜１６と、インバータ１７，１
８と、クロックトインバータ１９と、ＮＯＲゲート２０
とより構成される。この部分積生成回路６において、２
桁の被乗数のうち上位桁のデータＸi はトランスファー
ゲート１４のデータ入力に供給され、下位桁のデータＸ
i-1 はトランスファーゲート１５のデータ入力に供給さ
れる。これらトランスファーゲート１４，１５の出力は
短絡され、トランスファーゲート１６のデータ入力及び
クロックトインバータ１９のデータ入力に接続される。
トランスファーゲート１６の出力およびクロックトイン
バータ１９の出力も短絡され、ＮＯＲゲート２０の一方
の入力に接続される。一方、ブースデコード回路の出力
ＴW はインバータ１７に入力されるとともに、トランス
ファーゲート１５の制御信号として供給される。このイ
ンバータ１７の出力はトランスファーゲート１４の制御
信号として供給される。また、ＢＤ回路の出力データＰ
U はインバータ１８の入力に供給されるとともに、トラ
ンスファーゲート１６の制御信号として供給される。こ
のインバータ１８の出力はクロックトインバータ１９の
クロック信号として供給される。更に、ＢＤ回路の出力
データＺは、前述した一実施例と同様、ＮＯＲゲート２
０の他方の入力に供給される。
の並列乗算回路における部分積生成回路図である。図３
に示すように、本実施例における部分積生成回路６はト
ランスファーゲート１４〜１６と、インバータ１７，１
８と、クロックトインバータ１９と、ＮＯＲゲート２０
とより構成される。この部分積生成回路６において、２
桁の被乗数のうち上位桁のデータＸi はトランスファー
ゲート１４のデータ入力に供給され、下位桁のデータＸ
i-1 はトランスファーゲート１５のデータ入力に供給さ
れる。これらトランスファーゲート１４，１５の出力は
短絡され、トランスファーゲート１６のデータ入力及び
クロックトインバータ１９のデータ入力に接続される。
トランスファーゲート１６の出力およびクロックトイン
バータ１９の出力も短絡され、ＮＯＲゲート２０の一方
の入力に接続される。一方、ブースデコード回路の出力
ＴW はインバータ１７に入力されるとともに、トランス
ファーゲート１５の制御信号として供給される。このイ
ンバータ１７の出力はトランスファーゲート１４の制御
信号として供給される。また、ＢＤ回路の出力データＰ
U はインバータ１８の入力に供給されるとともに、トラ
ンスファーゲート１６の制御信号として供給される。こ
のインバータ１８の出力はクロックトインバータ１９の
クロック信号として供給される。更に、ＢＤ回路の出力
データＺは、前述した一実施例と同様、ＮＯＲゲート２
０の他方の入力に供給される。
【００３５】本実施例の回路動作は、前述した一実施例
と同様であるので、詳細については省略する。
と同様であるので、詳細については省略する。
【００３６】
【発明の効果】以上説明したように、本発明の並列乗算
回路は、複数のブースデコード回路と複数の部分積生成
回路および複数の全加算器により構成するにあたり、ブ
ースデコード回路のデコード信号生成論理を
回路は、複数のブースデコード回路と複数の部分積生成
回路および複数の全加算器により構成するにあたり、ブ
ースデコード回路のデコード信号生成論理を
【００３７】
【００３８】とし、部分積生成回路の生成論理を
【００３９】
【００４０】とすることにより、ブースデコード回路を
簡素化し、回路規模を縮小できるという効果がある。ま
た、本発明はゲート段数を減少させることができるの
で、乗算器として演算速度を高速化できるという効果が
ある。
簡素化し、回路規模を縮小できるという効果がある。ま
た、本発明はゲート段数を減少させることができるの
で、乗算器として演算速度を高速化できるという効果が
ある。
【００４１】すなわち、ブースデコード回路において
は、回路規模を２割弱削減でき、全体のゲート段数も３
割強削減できるので、回路規模の縮小と演算速度の高速
化を実現できる。
は、回路規模を２割弱削減でき、全体のゲート段数も３
割強削減できるので、回路規模の縮小と演算速度の高速
化を実現できる。
【図１】本発明の一実施例を説明するための並列乗算回
路におけるブースデコード回路および部分積生成回路の
構成図である。
路におけるブースデコード回路および部分積生成回路の
構成図である。
【図２】本発明の一実施例を示す並列乗算回路図であ
る。
る。
【図３】本発明の他の実施例を説明するための並列乗算
回路における部分積生成回路図である。
回路における部分積生成回路図である。
【図４】従来の一例を説明するための並列乗算回路にお
けるブースデコード回路図である。
けるブースデコード回路図である。
１，１Ａ〜１Ｃ ブースデコード回路 ２，３，１０ ＥＸ−ＮＯＲゲート ４，１２，１７，１８ インバータ ５ ＡＮＤゲート ６，６Ａ1 〜６Ａ7 ，６Ｂ1 〜６Ｂ7 ，６Ｃ1 〜６Ｃ7
部分積生成回路 ７〜９ ＮＡＮＤゲート １１，２０ ＮＯＲゲート １３ 全加算器 １４〜１６ トランスファーゲート １９ クロックトインバータ
部分積生成回路 ７〜９ ＮＡＮＤゲート １１，２０ ＮＯＲゲート １３ 全加算器 １４〜１６ トランスファーゲート １９ クロックトインバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/38 - 7/54
Claims (3)
- 【請求項１】 乗数をデコードする１つ以上のブースデ
コード回路と、前記ブースデコード回路のデコード出力
と被乗数を乗算して部分積信号を生成する複数個の部分
積生成回路と、前記複数個の部分積生成回路の出力を順
次加算する複数個の全加算器とを有する並列乗算回路に
おいて、前記ブースデコード回路は、前記乗数の３桁の
データのうち最下位桁と中位桁を入力とし第１のデコー
ド出力信号を生成する第１のＥＸ−ＮＯＲゲートと、前
記中位桁と最上位桁を入力とする第２のＥＸ−ＮＯＲゲ
ートと、前記最上位桁を入力し第２のデコード出力信号
を生成する第１のインバータゲートと、前記第１及び第
２のＥＸ−ＮＯＲゲートの出力信号を入力とし第３のデ
コード出力信号を生成するＡＮＤゲートとで構成し、前
記部分積生成回路は、前記第１のデコード出力の反転信
号と前記被乗数の２桁のデータのうちの上位桁とを入力
とする第１の論理ゲートと、前記第１のデコード出力信
号と前記被乗数の２桁のデータのうちの下位桁を入力と
する第２の論理ゲートと、前記第１及び前記第２の論理
ゲートの出力信号を入力とする第３の論理ゲートと、前
記第２のデコード出力信号と前記第３の論理ゲートの出
力信号を入力とする第４の論理ゲートと、前記第４の論
理ゲートの出力信号と前記第３のデコード出力信号を入
力とし前記部分積信号を出力する第５の論理ゲートとで
構成することを特徴とする並列乗算回路。 - 【請求項２】 前記第１乃至第３の論理ゲートはいずれ
もＮＡＮＤゲートであり、前記第４の論理ゲートはＥＸ
−ＮＯＲゲートであり、前記第５の論理ゲートはＮＯＲ
ゲートであることを特徴とする請求項１記載の並列乗算
回路。 - 【請求項３】 乗数をデコードする１つ以上のブースデ
コード回路と、前記ブースデコード回路のデコード出力
と被乗数を乗算して部分積信号を生成する複数個の部分
積生成回路と、前記複数個の部分積生成回路の出力を順
次加算する複数個の全加算器とを有する並列乗算回路に
おいて、前記ブースデコード回路は、前記乗数の３桁の
データのうち最下位桁と中位桁を入力とし第１のデコー
ド出力信号を生成する第１のＥＸ−ＮＯＲゲートと、前
記中位桁と最上位桁を入力とする第２のＥＸ−ＮＯＲゲ
ートと、前記最上位桁を入力し第２のデコード出力信号
を生成する第１のインバータゲートと、前記第１及び第
２のＥＸ−ＮＯＲゲ ートの出力信号を入力とし第３のデ
コード出力信号を生成するＡＮＤゲートとで構成し、前
記部分積生成回路は、前記第２のデコード出力信号の反
転信号をクロック信号として受けるクロックトインバー
タと、前記第１のデコード出力の反転信号に基づき前記
被乗数の２桁のデータのうちの上位桁を前記クロックト
インバータの入力端に供給するか否かを制御する第１の
トランスファーゲートと、前記第１のデコード出力信号
に基づき前記被乗数の２桁のデータのうちの下位桁を前
記クロックトインバータの前記入力端に供給するか否か
を制御する第２のトランスファーゲートと、前記第２の
デコード出力信号に基づき前記クロックトインバータの
前記入力端と出力端とを短絡するか否かを制御する第３
のトランスファーゲートと、前記第３のデコード出力信
号と前記第３のトランスファーゲートの前記出力端上の
信号を受け前記部分積信号を出力するＮＯＲゲートとで
構成することを特徴とする並列乗算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175135A JP2970231B2 (ja) | 1992-07-02 | 1992-07-02 | 並列乗算回路 |
| US08/087,614 US5325321A (en) | 1992-07-02 | 1993-07-02 | High speed parallel multiplication circuit having a reduced number of gate stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175135A JP2970231B2 (ja) | 1992-07-02 | 1992-07-02 | 並列乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619685A JPH0619685A (ja) | 1994-01-28 |
| JP2970231B2 true JP2970231B2 (ja) | 1999-11-02 |
Family
ID=15990906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175135A Expired - Lifetime JP2970231B2 (ja) | 1992-07-02 | 1992-07-02 | 並列乗算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5325321A (ja) |
| JP (1) | JP2970231B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477479A (en) * | 1993-03-08 | 1995-12-19 | Nkk Corporation | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm |
| JP3427275B2 (ja) * | 1994-06-15 | 2003-07-14 | 三菱電機株式会社 | 乗算器 |
| KR0147942B1 (ko) * | 1994-08-12 | 1998-09-15 | 배순훈 | 승산기에서의 부스 레코딩회로 |
| US5734601A (en) | 1995-01-30 | 1998-03-31 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
| US6085214A (en) * | 1997-09-04 | 2000-07-04 | Cirrus Logic, Inc. | Digital multiplier with multiplier encoding involving 3X term |
| JP3396720B2 (ja) * | 1997-11-06 | 2003-04-14 | 株式会社リコー | 部分積生成回路 |
| US6065032A (en) * | 1998-02-19 | 2000-05-16 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
| US6173304B1 (en) * | 1998-08-20 | 2001-01-09 | Lucent Technologies, Inc. | Joint optimization of modified-booth encoder and partial product generator |
| US6301599B1 (en) * | 1999-03-29 | 2001-10-09 | Sony Corporation Of Japan | Multiplier circuit having an optimized booth encoder/selector |
| US7203718B1 (en) * | 1999-10-29 | 2007-04-10 | Pentomics, Inc. | Apparatus and method for angle rotation |
| JP3663186B2 (ja) * | 2002-06-10 | 2005-06-22 | 日本テキサス・インスツルメンツ株式会社 | 部分積生成回路および乗算器 |
| KR100477509B1 (ko) * | 2002-10-02 | 2005-03-17 | 전자부품연구원 | 고속 연산기를 위한 래딕스-4 부스 연산기 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644488A (en) * | 1983-10-12 | 1987-02-17 | California Institute Of Technology | Pipeline active filter utilizing a booth type multiplier |
| JPS62229439A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 並列乗算器 |
| US4817029A (en) * | 1987-05-11 | 1989-03-28 | United Technologies Corporation | Multiple-precision Booth's recode multiplier |
| US4991131A (en) * | 1987-10-06 | 1991-02-05 | Industrial Technology Research Institute | Multiplication and accumulation device |
| US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
| JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
-
1992
- 1992-07-02 JP JP4175135A patent/JP2970231B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-02 US US08/087,614 patent/US5325321A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619685A (ja) | 1994-01-28 |
| US5325321A (en) | 1994-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4953115A (en) | Absolute value calculating circuit having a single adder | |
| US6240438B1 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| JP2970231B2 (ja) | 並列乗算回路 | |
| US4866656A (en) | High-speed binary and decimal arithmetic logic unit | |
| JPH0713742A (ja) | 乗算装置 | |
| US4864528A (en) | Arithmetic processor and multiplier using redundant signed digit arithmetic | |
| JPS6375932A (ja) | ディジタル乗算器 | |
| US5070471A (en) | High speed multiplier which divides multiplying factor into parts and adds partial end products | |
| JPH04246723A (ja) | 乗算器 | |
| Timarchi et al. | A unified addition structure for moduli set {2 n− 1, 2 n, 2 n+ 1} based on a novel RNS representation | |
| JPH0467213B2 (ja) | ||
| US5153847A (en) | Arithmetic processor using signed digit representation of internal operands | |
| JP3190826B2 (ja) | 積和演算装置 | |
| JPH0418336B2 (ja) | ||
| JP3201231B2 (ja) | 単位加算器 | |
| JP3351672B2 (ja) | 加算器 | |
| JPH0610787B2 (ja) | 乗算処理装置 | |
| JP2563467B2 (ja) | ２進演算器 | |
| Boateng | Design and Implementation of a 16 Bit Carry-Lookahead Adder | |
| JP2681968B2 (ja) | 演算処理装置 | |
| JP3198868B2 (ja) | 乗算処理装置 | |
| JPH06348456A (ja) | １の補数の加算器および動作方法 | |
| JP2907276B2 (ja) | 演算処理装置 | |
| JPH0582609B2 (ja) | ||
| JPH02300930A (ja) | 乗算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |