JPH0610787B2 - 乗算処理装置 - Google Patents
乗算処理装置Info
- Publication number
- JPH0610787B2 JPH0610787B2 JP62014517A JP1451787A JPH0610787B2 JP H0610787 B2 JPH0610787 B2 JP H0610787B2 JP 62014517 A JP62014517 A JP 62014517A JP 1451787 A JP1451787 A JP 1451787A JP H0610787 B2 JPH0610787 B2 JP H0610787B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- partial product
- multiplier
- recoded
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、内部演算に冗長２進数表現（符号付ディジッ
ト表現）を用いた乗算処理装置に関する。
ト表現）を用いた乗算処理装置に関する。
従来の技術 従来、高速乗算器については、電子通信学会論文誌Vo1
J66-DNo.６（1983年）第６８３頁から第６９０頁に、内
部計算に各桁が１，０あるい−１の値をもつ冗長２進表
現（一種の符号付ディジット表現）を用い、生成された
部分積を２つずつ分木状に冗長２進数体系で加え合わせ
ていき、最後に冗長２進数体系で求まった積を通常の２
進表現に変換する方法について述べられている。冗長２
進数体系では、２数の加算を桁上げの伝搬なしに演算数
の桁数に無関係な一定時間で行なえる。従って冗長２進
加算木を用いることにより高速に乗算を実行することが
できる。
J66-DNo.６（1983年）第６８３頁から第６９０頁に、内
部計算に各桁が１，０あるい−１の値をもつ冗長２進表
現（一種の符号付ディジット表現）を用い、生成された
部分積を２つずつ分木状に冗長２進数体系で加え合わせ
ていき、最後に冗長２進数体系で求まった積を通常の２
進表現に変換する方法について述べられている。冗長２
進数体系では、２数の加算を桁上げの伝搬なしに演算数
の桁数に無関係な一定時間で行なえる。従って冗長２進
加算木を用いることにより高速に乗算を実行することが
できる。
さらに、この乗算器では２ビットのBoothの方法を適用
し、乗数を２進符号付ディジット数（各桁が｛−２，−
１，０，１，２｝の要素をもつ４進数）にリコードする
ことにより部分積の数を乗数の桁数の約半分にし、計算
の高速化とハードウェア量の削減を行なっている。この
時、部分積の生成において、被乗数の２倍と正負の反転
が必要である。２倍は１ディジットの左シフトにより行
ない、正負の反転は、各桁の冗長２進数の正負の反転に
より行なっている。
し、乗数を２進符号付ディジット数（各桁が｛−２，−
１，０，１，２｝の要素をもつ４進数）にリコードする
ことにより部分積の数を乗数の桁数の約半分にし、計算
の高速化とハードウェア量の削減を行なっている。この
時、部分積の生成において、被乗数の２倍と正負の反転
が必要である。２倍は１ディジットの左シフトにより行
ない、正負の反転は、各桁の冗長２進数の正負の反転に
より行なっている。
発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易であるが、部分
積の各桁がBoothのリコード値により正にも負にもなり
うるため、加算木のすべての加算器を冗長２進加算器で
構成しなければならない。したがって、乗算器を組合せ
回路として実現する場合、冗長２進加算器の素子数が大
きいため、演算の桁数が大きくなると素子数が膨大とな
り、回路のレイアウトが複雑になるという問題があっ
た。
積の各桁がBoothのリコード値により正にも負にもなり
うるため、加算木のすべての加算器を冗長２進加算器で
構成しなければならない。したがって、乗算器を組合せ
回路として実現する場合、冗長２進加算器の素子数が大
きいため、演算の桁数が大きくなると素子数が膨大とな
り、回路のレイアウトが複雑になるという問題があっ
た。
本発明は、上記の問題点を改善するためになされたもの
で、簡単な構成でハードウェア量を削減し、回路のレイ
アウトを容易にし、さらに、ゲート段数を削減した高速
な乗算器を提供することを目的としている。
で、簡単な構成でハードウェア量を削減し、回路のレイ
アウトを容易にし、さらに、ゲート段数を削減した高速
な乗算器を提供することを目的としている。
問題点を解決するための手段 本発明の手段は、内部演算に各桁が正，０，負のいずれ
かの値を有する符号付きディジット数を用いる乗算処理
装置において、符号付きディジット数にリコードされた
乗数の２桁と被乗数とから符号付きディジット数表現の
部分積を生成する回路を有するもので、具体態様として
は、符号付ディジット数にリコードされた乗数の２桁の
うち下位の桁に対応する通常の２進数で表現される中間
的な部分積（以下中間部分積と呼ぶ）を、その桁が負の
とき被乗数の各桁の符号反転を行なうことにより生成
し、その桁が正のときには被乗数の各桁をそのまま用い
ることにより生成し上位の桁に対応する中間部分積を、
最上位桁の符号が前記下位桁に対応する中間部分積の最
上位桁の符号と異なるように、各桁の符号反転や２の補
数表現等を用いて生成し、これらの中間部分積を加算し
て符号付きディジット数表現の部分積を生成するように
回路を構成している。また、リコードされた乗数の上位
桁に対応する中間部分積を生成するうえで生じる補正項
を、さらに上位のリコードされた乗数の桁から生成され
る部分積の一部として、後段の加算を行なうように構成
している。
かの値を有する符号付きディジット数を用いる乗算処理
装置において、符号付きディジット数にリコードされた
乗数の２桁と被乗数とから符号付きディジット数表現の
部分積を生成する回路を有するもので、具体態様として
は、符号付ディジット数にリコードされた乗数の２桁の
うち下位の桁に対応する通常の２進数で表現される中間
的な部分積（以下中間部分積と呼ぶ）を、その桁が負の
とき被乗数の各桁の符号反転を行なうことにより生成
し、その桁が正のときには被乗数の各桁をそのまま用い
ることにより生成し上位の桁に対応する中間部分積を、
最上位桁の符号が前記下位桁に対応する中間部分積の最
上位桁の符号と異なるように、各桁の符号反転や２の補
数表現等を用いて生成し、これらの中間部分積を加算し
て符号付きディジット数表現の部分積を生成するように
回路を構成している。また、リコードされた乗数の上位
桁に対応する中間部分積を生成するうえで生じる補正項
を、さらに上位のリコードされた乗数の桁から生成され
る部分積の一部として、後段の加算を行なうように構成
している。
作用 上記構成により、符号付きディジット数にリコードされ
た乗数の２桁から生成される２つの中間部分積は互いに
符号が異なるため、これらの加算では全く桁上げが生じ
ず、非常に簡単な回路構成にできる。さらに、部分積を
生成するうえで生じる補正項を、より上位の部分積の一
部として扱うようにしているため、部分積の生成が容易
になる。
た乗数の２桁から生成される２つの中間部分積は互いに
符号が異なるため、これらの加算では全く桁上げが生じ
ず、非常に簡単な回路構成にできる。さらに、部分積を
生成するうえで生じる補正項を、より上位の部分積の一
部として扱うようにしているため、部分積の生成が容易
になる。
実施例 以下に本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例を適用した８×８ビットの
乗算器の構成図である。
乗算器の構成図である。
乗数リコード回路１０１は、２ビットBoothの方法のに
より乗数を４進符号付ディジット数（４進ＳＤ数）にリ
コードする回路である。
より乗数を４進符号付ディジット数（４進ＳＤ数）にリ
コードする回路である。
部分積生成回路１０２および１０３は、乗数リコード回
路１で生成された４進ＳＤ数２桁と被乗数から冗長２進
数（すなわち、２進ＳＤ数）で部分積を生成する回路で
ある。冗長２進加算回路１０４は、部分積生成回路１０
２および１０３で生成された部分積を冗長２進体系で加
算を行う回路であり、部分積の数が多い場合には、この
回路をトリー状にし加算木を構成する。冗長２進／２進
変換回路１０５は、加算木の最終段で求まった積の冗長
２進数を２進数に変換する回路であり、桁上げ先見加算
器等を用いて容易に構成できる。
路１で生成された４進ＳＤ数２桁と被乗数から冗長２進
数（すなわち、２進ＳＤ数）で部分積を生成する回路で
ある。冗長２進加算回路１０４は、部分積生成回路１０
２および１０３で生成された部分積を冗長２進体系で加
算を行う回路であり、部分積の数が多い場合には、この
回路をトリー状にし加算木を構成する。冗長２進／２進
変換回路１０５は、加算木の最終段で求まった積の冗長
２進数を２進数に変換する回路であり、桁上げ先見加算
器等を用いて容易に構成できる。
次に、第１図を構成する回路について説明する。
まず、乗数リコード回路について説明する。
一般にｎビットの乗数Ｙは２の補数表現で と表わせる。ここで、yn-1は符号ビットであり、yn-2…
…y0は各ビットの値を示す。簡単のためｎを偶数とすれ
ば、 と表わせる。ただし、y-1＝０である。
…y0は各ビットの値を示す。簡単のためｎを偶数とすれ
ば、 と表わせる。ただし、y-1＝０である。
ここで、 bi＝-2y2i+1+y2i+y2i-1……(3) とおけば、 と表わすことができる。
乗数リコード回路１０１では、(3)式を用いて各桁が22i
の重みをもち、各桁Ｒiが｛−２，−１，０，１，２｝
のいずれかの値をもつ４進符号付きディジット数（４進
ＳＤ数）にリコードする。第１表にリコードされた４進
ＳＤ数を３つの２値信号で表わす場合の一例を示す。
の重みをもち、各桁Ｒiが｛−２，−１，０，１，２｝
のいずれかの値をもつ４進符号付きディジット数（４進
ＳＤ数）にリコードする。第１表にリコードされた４進
ＳＤ数を３つの２値信号で表わす場合の一例を示す。
第1表に示すような２値信号化を行なうと、リコードさ
れた乗数の第ｉ桁Ｒiは、次の理論式で表わすことがで
きる。
れた乗数の第ｉ桁Ｒiは、次の理論式で表わすことがで
きる。
ris＝y2i+1……(5) 第２図は、第１図の乗数リコード回路１０１を構成する
回路の一例であり、式(5)，(6)，(7)より構成したもの
である。第２図において、y2i+1，y2iおよびy2i-1はそ
れぞれ乗数Ｙの2i+1，2iおよび2i-1桁の２値信号であ
り、これらの信号から、インバータ回路２０１、ＮＡＮ
Ｄ回路２０２、ＥＸ−ＯＲ（排他的ＯＲ）回路２０３お
よびＯＲ−ＮＡＮＤ複合ゲート２０４により、乗数をリ
コードした信号、ris，ria1およびria2を生成してい
る。
回路の一例であり、式(5)，(6)，(7)より構成したもの
である。第２図において、y2i+1，y2iおよびy2i-1はそ
れぞれ乗数Ｙの2i+1，2iおよび2i-1桁の２値信号であ
り、これらの信号から、インバータ回路２０１、ＮＡＮ
Ｄ回路２０２、ＥＸ−ＯＲ（排他的ＯＲ）回路２０３お
よびＯＲ−ＮＡＮＤ複合ゲート２０４により、乗数をリ
コードした信号、ris，ria1およびria2を生成してい
る。
次に、部分積生成回路１０２および１０３について説明
する。部分積生成回路１０２および１０３は、４進ＳＤ
数にリコードされた乗数の２桁と被乗数から冗長２進数
の部分積を生成する回路である。この場合、４進ＳＤ数
にリコードされた乗数の２桁のうち、下位桁ＲLに対す
る中間部分積と上位桁ＲHに対する中間部分積に分け、
これら２つの中間部分積を加算したものとして１つの冗
長２進数の部分積を生成すると考えることができる。
する。部分積生成回路１０２および１０３は、４進ＳＤ
数にリコードされた乗数の２桁と被乗数から冗長２進数
の部分積を生成する回路である。この場合、４進ＳＤ数
にリコードされた乗数の２桁のうち、下位桁ＲLに対す
る中間部分積と上位桁ＲHに対する中間部分積に分け、
これら２つの中間部分積を加算したものとして１つの冗
長２進数の部分積を生成すると考えることができる。
中間部分積は、被乗数をＸとすれば、リコード値ＲL，
ＲHの値により、−２Ｘ，−Ｘ，０，Ｘ，２Ｘのいずれ
かになる。ただし、重み２iは省略している。この場
合、２Ｘは被乗数の２倍であり、被乗数を１桁左にシフ
トすることにより実現できる。また、正負の符号反転
は、被乗数の各桁の正負の符号反転を行うことにより実
現するか、あるいは、２の補数表現により実現すること
ができる。この場合、リコードされた乗数２桁のうち下
位桁ＲLに対する中間部分積については、その桁が負の
とき被乗数の各桁の符号反転を行なうことにより生成
し、その桁が正のときには被乗数の各桁をそのまま用い
ることにより生成し、上位桁ＲHに対する中間部分積に
ついては、リコードされた乗数の下位桁ＲLに対する中
間部分積の最上位桁と、リコードされた乗数の上位桁Ｒ
Hに対する中間部分積の最上位桁の正負符号が反転する
ように、各桁の正負の符号反転、および２の補数表現を
組み合わせて実現する。
ＲHの値により、−２Ｘ，−Ｘ，０，Ｘ，２Ｘのいずれ
かになる。ただし、重み２iは省略している。この場
合、２Ｘは被乗数の２倍であり、被乗数を１桁左にシフ
トすることにより実現できる。また、正負の符号反転
は、被乗数の各桁の正負の符号反転を行うことにより実
現するか、あるいは、２の補数表現により実現すること
ができる。この場合、リコードされた乗数２桁のうち下
位桁ＲLに対する中間部分積については、その桁が負の
とき被乗数の各桁の符号反転を行なうことにより生成
し、その桁が正のときには被乗数の各桁をそのまま用い
ることにより生成し、上位桁ＲHに対する中間部分積に
ついては、リコードされた乗数の下位桁ＲLに対する中
間部分積の最上位桁と、リコードされた乗数の上位桁Ｒ
Hに対する中間部分積の最上位桁の正負符号が反転する
ように、各桁の正負の符号反転、および２の補数表現を
組み合わせて実現する。
このように中間部分積を生成した場合、リコードされた
乗数の上位桁ＲHに対する中間部分積の生成を行なう場
合に、２の補数表現のために、+1あるいは＋ （〜は、符号反転を示す。）の補正が必要になるが、こ
の補正項の足し込みは、部分積の生成の冗長２進数同士
の加算を段階で行えばよい。この場合、補正項の操作を
容易にするため、部分積生成の段階で、最下位１桁だけ
計算し、下位から２桁目に補正を行なうようにする。こ
のようにすることにより、部分積の最下位桁と、１つお
よび２つ上位の乗数のリコード値から生成される部分積
の最下位桁と４桁ずれているため、この補正項を１つ上
位の部分積の最下位桁のすぐ下にもってくることがで
き、その上位部分積のうちの一桁として扱うことができ
る。第２表にリコードされた乗数ＲL，ＲHに対する中間
部分積の生成を、補正項も含めて示す。
乗数の上位桁ＲHに対する中間部分積の生成を行なう場
合に、２の補数表現のために、+1あるいは＋ （〜は、符号反転を示す。）の補正が必要になるが、こ
の補正項の足し込みは、部分積の生成の冗長２進数同士
の加算を段階で行えばよい。この場合、補正項の操作を
容易にするため、部分積生成の段階で、最下位１桁だけ
計算し、下位から２桁目に補正を行なうようにする。こ
のようにすることにより、部分積の最下位桁と、１つお
よび２つ上位の乗数のリコード値から生成される部分積
の最下位桁と４桁ずれているため、この補正項を１つ上
位の部分積の最下位桁のすぐ下にもってくることがで
き、その上位部分積のうちの一桁として扱うことができ
る。第２表にリコードされた乗数ＲL，ＲHに対する中間
部分積の生成を、補正項も含めて示す。
ここで、 は、 の符号の反転、 はｘiの論理反転を示している。このように中間部分積
の生成を行なうことにより、中間部分積同士の加算が非
常に容易になる。これは、ＲＬによる中間部分積とＲＨ
による中間部分積のそれぞれ対応する同じ重みを持つ桁
の符号が逆になるように中間部分積を生成するため、こ
れら２つの中間部分積を加算する場合に桁上がりが全く
生じることなしに冗長２進数の部分積を生成することが
できるためである。すなわち、ある同じ重みを持つ桁の
値の組み合わせは、｛１，−０｝、｛１，−１｝、
｛０，−０｝、｛０，−１｝、｛−０，１｝｛−０，
０｝、｛−１，１｝および｛−１，０｝の８通りであ
り、これらを加算すれば、｛１，０，−１｝のいずれか
の値、すなわち中間部分積を加算したものの各桁が冗長
２進数で表現できる値になり、桁上がりを全く生じな
い。したがって、その桁だけの処理で加算ができるため
桁上がりが生じないため、簡単な回路で冗長２進数の部
分積を生成することができる。例えば、冗長２進数の１
桁ａiを２つの２値信号ais，aiaで第３表に示すように
符号化するとすれば、 部分積の各桁は、ＲLに対する中間部分積と、ＲHに対す
る中間部分積を左に２桁シフトしたものを加えることに
より生成され、 で表わされる。ここで、rLs，rLa1，rLa2はＲLの２値化
信号であり、rHs，rHa1，rHa2はＲHの２値信号である。
の生成を行なうことにより、中間部分積同士の加算が非
常に容易になる。これは、ＲＬによる中間部分積とＲＨ
による中間部分積のそれぞれ対応する同じ重みを持つ桁
の符号が逆になるように中間部分積を生成するため、こ
れら２つの中間部分積を加算する場合に桁上がりが全く
生じることなしに冗長２進数の部分積を生成することが
できるためである。すなわち、ある同じ重みを持つ桁の
値の組み合わせは、｛１，−０｝、｛１，−１｝、
｛０，−０｝、｛０，−１｝、｛−０，１｝｛−０，
０｝、｛−１，１｝および｛−１，０｝の８通りであ
り、これらを加算すれば、｛１，０，−１｝のいずれか
の値、すなわち中間部分積を加算したものの各桁が冗長
２進数で表現できる値になり、桁上がりを全く生じな
い。したがって、その桁だけの処理で加算ができるため
桁上がりが生じないため、簡単な回路で冗長２進数の部
分積を生成することができる。例えば、冗長２進数の１
桁ａiを２つの２値信号ais，aiaで第３表に示すように
符号化するとすれば、 部分積の各桁は、ＲLに対する中間部分積と、ＲHに対す
る中間部分積を左に２桁シフトしたものを加えることに
より生成され、 で表わされる。ここで、rLs，rLa1，rLa2はＲLの２値化
信号であり、rHs，rHa1，rHa2はＲHの２値信号である。
また、補正項を、ＣsおよびＣａで表わせば、 で表わされる。
第３図は、第１図の部分積生成回路を構成する回路のう
ち、第ｎ−１桁から第３桁までの部分積を生成する回路
の一例であり、式(14)および(15)から構成したものであ
る。第３図において３０１，３０２は、ＡＮＤ−ＮＯＲ
複合ゲート、３０３および３０５は、ＥＸ−ＮＯＲ（排
他的ＮＯＲ）回路であり、３０６はＮＯＲ回路である。
ここで、中間部分積に対応する信号は、リコードされた
乗数の下位に対して、ＥＸ−ＮＯＲ３０３から出力さ
れ、上位に対しては、ＥＸ−ＮＯＲ３０４から出力さ
れ、この２つの信号の加算を行い冗長２進数表現で部分
積がＮＯＲ回路３０６およびＥＸ−ＮＯＲ回路３０５か
ら出力される。
ち、第ｎ−１桁から第３桁までの部分積を生成する回路
の一例であり、式(14)および(15)から構成したものであ
る。第３図において３０１，３０２は、ＡＮＤ−ＮＯＲ
複合ゲート、３０３および３０５は、ＥＸ−ＮＯＲ（排
他的ＮＯＲ）回路であり、３０６はＮＯＲ回路である。
ここで、中間部分積に対応する信号は、リコードされた
乗数の下位に対して、ＥＸ−ＮＯＲ３０３から出力さ
れ、上位に対しては、ＥＸ−ＮＯＲ３０４から出力さ
れ、この２つの信号の加算を行い冗長２進数表現で部分
積がＮＯＲ回路３０６およびＥＸ−ＮＯＲ回路３０５か
ら出力される。
最後に加算木を構成する冗長２進加算回路１０４につい
て説明する。
て説明する。
冗長２進加算における桁上げの伝搬が１桁となる加算規
則の一例を第４表に示す。
則の一例を第４表に示す。
第４表からわかるように、加算を行なう桁の桁上げおよ
び中間和を計算するために１つ下位の桁の値が、両方と
も非負であるか、あるいは、少なくとも一方が負である
かを調べなければならない。この値の組合せを表わす変
数として、Ｐiを導入し、両方とも非負の時Ｐiの値を１
とし、それ以外の時Ｐiの値を０とする。
び中間和を計算するために１つ下位の桁の値が、両方と
も非負であるか、あるいは、少なくとも一方が負である
かを調べなければならない。この値の組合せを表わす変
数として、Ｐiを導入し、両方とも非負の時Ｐiの値を１
とし、それ以外の時Ｐiの値を０とする。
また、桁上げＣiおよび中間和Ｓiが｛１，０，−１｝の
３値をとるため、このまま回路を構成すると桁上げＣi
および中間和Ｓiに対して、それぞれ２つの２値信号が
必要となる。このため、２つの変数を導入する。すなわ
ち、次に示す算桁式で表される桁上げの情報をもつ２値
信号Ｂi、および中間和の情報をもつ２値信号Ｒiを導入
する。
３値をとるため、このまま回路を構成すると桁上げＣi
および中間和Ｓiに対して、それぞれ２つの２値信号が
必要となる。このため、２つの変数を導入する。すなわ
ち、次に示す算桁式で表される桁上げの情報をもつ２値
信号Ｂi、および中間和の情報をもつ２値信号Ｒiを導入
する。
Ｂi＝Ｃi＋▲i▼……(25) Ｒi＝Ｓi＋Ｐi-1……(26) 加算の結果Ｚiは、中間和Ｓiと１つ下の桁から桁上げＣ
i-1との和で計算されるため、 Ｚi＝Ｓi＋Ｃi-1 ＝Ｒi−Ｐi-1＋Ｂi-1−▲i-1▼ ＝Ｒi＋Ｂi-1−１……(27) となり、２つの２値信号ＲiおよびＢi-1により求まる。
以上導入した変数Ｐi・ＢiおよびＲiは、被加数ｘiおよ
び加数ｙiを第３表にしたがって符号化し、それぞれ
xis,xiaおよびyis,yiaとすれば、 の論理式で表わされ、さらに加算結果Ｚi、すなわちＺ
is、Ｚiaは、 の論理式で表わされる。
i-1との和で計算されるため、 Ｚi＝Ｓi＋Ｃi-1 ＝Ｒi−Ｐi-1＋Ｂi-1−▲i-1▼ ＝Ｒi＋Ｂi-1−１……(27) となり、２つの２値信号ＲiおよびＢi-1により求まる。
以上導入した変数Ｐi・ＢiおよびＲiは、被加数ｘiおよ
び加数ｙiを第３表にしたがって符号化し、それぞれ
xis,xiaおよびyis,yiaとすれば、 の論理式で表わされ、さらに加算結果Ｚi、すなわちＺ
is、Ｚiaは、 の論理式で表わされる。
第４図は、第１図の冗長２進加算回路１０４の一桁分の
加算回路の一例を示す回路図であり、式(28),(29),(3
0),(31)および(32)により構成した論理図である。第４
図において、401は、ＮＯＲ回路、４０２，４０７はＮ
ＡＮＤ回路、４０３はＥＸ−ＯＲ（排他的ＯＲ）回路、
４０４はＡＮＤ−ＮＯＲ回路、４０５，４０６はＥＸ−
ＮＯＲ（排他的ＮＯＲ）回路、４０８はインバータ回路
である。図において、xis,xiaは、被加数、yis,yiaは加
数、zis,ziaは被加数ｘiと加数ｙiの和である。また、
Ｐiは被加数ｘiと加数ｙiの値の組合わせを示す信号で
あり、１つ上の桁の加算器に入力される、Ｒi-1は１つ
下の被加数ｘx-1と加数ｙi-1の値の組合せを示す信号で
ある。さらに、▲i▼は桁上げＣiの情報を含んだ信号
であり、１つ上の桁の加算器に入力され、 は１つ下の桁の桁上げＣi-1の情報を含んだ信号であ
る。▲i▼は中間和Ｓiの信号を含んだ信号である。
加算回路の一例を示す回路図であり、式(28),(29),(3
0),(31)および(32)により構成した論理図である。第４
図において、401は、ＮＯＲ回路、４０２，４０７はＮ
ＡＮＤ回路、４０３はＥＸ−ＯＲ（排他的ＯＲ）回路、
４０４はＡＮＤ−ＮＯＲ回路、４０５，４０６はＥＸ−
ＮＯＲ（排他的ＮＯＲ）回路、４０８はインバータ回路
である。図において、xis,xiaは、被加数、yis,yiaは加
数、zis,ziaは被加数ｘiと加数ｙiの和である。また、
Ｐiは被加数ｘiと加数ｙiの値の組合わせを示す信号で
あり、１つ上の桁の加算器に入力される、Ｒi-1は１つ
下の被加数ｘx-1と加数ｙi-1の値の組合せを示す信号で
ある。さらに、▲i▼は桁上げＣiの情報を含んだ信号
であり、１つ上の桁の加算器に入力され、 は１つ下の桁の桁上げＣi-1の情報を含んだ信号であ
る。▲i▼は中間和Ｓiの信号を含んだ信号である。
したがって、第１図冗長２進加算回路１０４は、第４図
の冗長２進加算器を必要な桁数分だけ並べて接続するこ
とにより容易に実現できる。
の冗長２進加算器を必要な桁数分だけ並べて接続するこ
とにより容易に実現できる。
第１図の８×８ビットの乗算器の場合には、部分積が２
つであるから、冗長２進加算回路１つだけであるが、乗
数の桁数が増えると部分積の数も増加する。このような
場合には、複数の冗長２進加算器を用いて部分積を２つ
ずつ木状に加算を行なうように構成することができる。
つであるから、冗長２進加算回路１つだけであるが、乗
数の桁数が増えると部分積の数も増加する。このような
場合には、複数の冗長２進加算器を用いて部分積を２つ
ずつ木状に加算を行なうように構成することができる。
以上の第２図から第４図に示した回路において、図中の
信号の論理反転、あるいはインバータとの組み合せによ
り、ＥＸ−ＮＯＲ回路にＥＸ−ＯＲ回路に換えたり、Ｎ
ＯＲ回路をＮＡＮＤ回路に換える、あるいはその逆を行
うことも可能であり、複合ゲートをＮＡＮＤ回路、ＮＯ
Ｒ回路あるいはインバータ回路を用いて構成することも
可能である。
信号の論理反転、あるいはインバータとの組み合せによ
り、ＥＸ−ＮＯＲ回路にＥＸ−ＯＲ回路に換えたり、Ｎ
ＯＲ回路をＮＡＮＤ回路に換える、あるいはその逆を行
うことも可能であり、複合ゲートをＮＡＮＤ回路、ＮＯ
Ｒ回路あるいはインバータ回路を用いて構成することも
可能である。
尚、本実施例ではＣＭＯＳ回路を意識した２値論理で構
成した場合のものであるが、他の技術、例えば、ＮＭＯ
Ｓ，ＥＣＬ，ＴＴＬ、あるいはＩＩＬや、多値論理を用
いても容易に実現できる。
成した場合のものであるが、他の技術、例えば、ＮＭＯ
Ｓ，ＥＣＬ，ＴＴＬ、あるいはＩＩＬや、多値論理を用
いても容易に実現できる。
さらに、本実施例では、２ビットのBoothの方法により
乗数をリコードし、内部に冗長２進数表現を用いて演算
を行なう乗算器について述べたが、多ビットのBoothの
方法や、あるいは高基数の符号付きディジット数でも同
じように乗算器を構成できる。
乗数をリコードし、内部に冗長２進数表現を用いて演算
を行なう乗算器について述べたが、多ビットのBoothの
方法や、あるいは高基数の符号付きディジット数でも同
じように乗算器を構成できる。
発明の効果 本発明によれば、簡単な回路構成により、冗長２進加算
器の個数を大幅に削減できるために、乗算器の素子数を
大幅に削減できるため、乗算器のＬＳＩ化が容易かつ経
済的になり、さらに高速化が可能となる等の効果があ
る。
器の個数を大幅に削減できるために、乗算器の素子数を
大幅に削減できるため、乗算器のＬＳＩ化が容易かつ経
済的になり、さらに高速化が可能となる等の効果があ
る。
第１図は本発明の一実施例を適用した乗算器の構成図、
第２図は乗数のリコード回路を構成する回路図、第３図
は部分積生成回路を構成する回路図、第４図は冗長２進
加算回路を構成する冗長２進加算器の回路図である。 １０１……乗数リコード回路、１０２，１０３……部分
積生成回路、１０４……冗長２進加算回路、２０１，４
０８……インバータ回路、２０２，４０２，４０７……
ＮＡＮＤ回路、３０６，４０１……ＮＯＲ回路、２０４
……ＯＲ−ＮＡＮＤ回路、３０１，３０２，４０４……
ＡＮＤ−ＮＯＲ回路、２０３，４０３……ＥＸ−ＯＲ回
路、３０３，３０４，３０５，４０５，４０６……ＥＸ
−ＮＯＲ回路。
第２図は乗数のリコード回路を構成する回路図、第３図
は部分積生成回路を構成する回路図、第４図は冗長２進
加算回路を構成する冗長２進加算器の回路図である。 １０１……乗数リコード回路、１０２，１０３……部分
積生成回路、１０４……冗長２進加算回路、２０１，４
０８……インバータ回路、２０２，４０２，４０７……
ＮＡＮＤ回路、３０６，４０１……ＮＯＲ回路、２０４
……ＯＲ−ＮＡＮＤ回路、３０１，３０２，４０４……
ＡＮＤ−ＮＯＲ回路、２０３，４０３……ＥＸ−ＯＲ回
路、３０３，３０４，３０５，４０５，４０６……ＥＸ
−ＮＯＲ回路。
Claims (4)
- 【請求項１】内部演算に各桁が正，０，負のいずれかの
値を有する符号付きディジット数を用いる乗算処理装置
であって、符号付きディジット数にリコードされた乗数
の２桁と被乗数とから符号付きディジット数表現の１つ
の部分積を生成する回路を有してなることを特徴とする
乗算処理装置。 - 【請求項２】１つの符号付きディジット数表現の部分積
を生成する２つの中間部分積を、それぞれ対応する同じ
重みを持つ桁の正負の符号が逆になるように生成し、こ
れら２つの中間部分積を加算して符号付きディジット数
表現の部分積を生成することを特徴とする特許請求の範
囲第１項記載の乗算処理装置。 - 【請求項３】１つの部分積を生成する符号付きディジッ
ト数にリコードされた乗数の２桁のうち、下位の第１の
桁に対応する第１の中間部分積を、前記第１の桁が負の
とき被乗数の各桁の符号反転により生成し、前記リコー
ドされた乗数の２桁のうち、上位の第２の桁に対応する
第２の中間部分積を、前記リコードされた乗数の２桁の
符号が異なり、かつ前記第２の桁が負のとき、被乗数の
各桁の符号反転により生成し、前記リコードされた乗数
の２桁の符号が同じ場合に、被乗数の２の補数表現によ
り符号を反転し、前記第２の桁が正のとき、さらに各桁
の符号を反転して生成し、前記第１の中間部分積と第２
の中間部分積を加算することにより、１つの符号付きデ
ィジット数表現の部分積を生成するようにしたことを特
徴とする特許請求の範囲第１項記載の乗算処理装置。 - 【請求項４】１つの部分積を生成する符号付きディジッ
ト数にリコードされた乗数の２桁のリコード値の符号が
同じ場合、２の補数表現により生成される補正項を、符
号付きディジット数にリコードされた乗数のうち、前記
リコードされた乗数の２桁よりも上位のリコードされた
桁から生成される部分積の下位桁の一部として後段の加
算を行なうようにしたことを特徴とする特許請求の範囲
第１項記載の乗算処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014517A JPH0610787B2 (ja) | 1987-01-23 | 1987-01-23 | 乗算処理装置 |
| US07/074,971 US4864528A (en) | 1986-07-18 | 1987-07-17 | Arithmetic processor and multiplier using redundant signed digit arithmetic |
| US07/086,967 US4866657A (en) | 1986-07-18 | 1987-08-18 | Adder circuitry utilizing redundant signed digit operands |
| US03/239,243 US5031136A (en) | 1986-06-27 | 1990-05-07 | Signed-digit arithmetic processing units with binary operands |
| US07/599,275 US5153847A (en) | 1986-06-27 | 1990-10-16 | Arithmetic processor using signed digit representation of internal operands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014517A JPH0610787B2 (ja) | 1987-01-23 | 1987-01-23 | 乗算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182739A JPS63182739A (ja) | 1988-07-28 |
| JPH0610787B2 true JPH0610787B2 (ja) | 1994-02-09 |
Family
ID=11863283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014517A Expired - Lifetime JPH0610787B2 (ja) | 1986-06-27 | 1987-01-23 | 乗算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0610787B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606326B2 (ja) * | 1988-10-25 | 1997-04-30 | 日本電気株式会社 | 乗算器 |
| JP3153370B2 (ja) * | 1993-01-14 | 2001-04-09 | 三菱電機株式会社 | 乗算装置 |
| US8566385B2 (en) | 2009-12-02 | 2013-10-22 | International Business Machines Corporation | Decimal floating point multiplier and design structure |
-
1987
- 1987-01-23 JP JP62014517A patent/JPH0610787B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63182739A (ja) | 1988-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4168530A (en) | Multiplication circuit using column compression | |
| US4623982A (en) | Conditional carry techniques for digital processors | |
| US4864528A (en) | Arithmetic processor and multiplier using redundant signed digit arithmetic | |
| US4866656A (en) | High-speed binary and decimal arithmetic logic unit | |
| Huang et al. | A high-performance CMOS redundant binary multiplication-and-accumulation (MAC) unit | |
| US4878192A (en) | Arithmetic processor and divider using redundant signed digit arithmetic | |
| JPS62280930A (ja) | デイジタル乗算器 | |
| US4805131A (en) | BCD adder circuit | |
| JP2970231B2 (ja) | 並列乗算回路 | |
| US3842250A (en) | Circuit for implementing rounding in add/subtract logic networks | |
| JPH0552530B2 (ja) | ||
| US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
| US6546411B1 (en) | High-speed radix 100 parallel adder | |
| JPH0610787B2 (ja) | 乗算処理装置 | |
| CN1232561A (zh) | 数字加法器电路 | |
| US5206825A (en) | Arithmetic processor using signed-digit representation of external operands | |
| US5153847A (en) | Arithmetic processor using signed digit representation of internal operands | |
| US4935892A (en) | Divider and arithmetic processing units using signed digit operands | |
| JPH0464091B2 (ja) | ||
| GB2130774A (en) | Circuits for operating on N-digit operands | |
| JP2682142B2 (ja) | 乗算装置 | |
| JPH0582609B2 (ja) | ||
| JPH0528407B2 (ja) | ||
| JPS6371728A (ja) | 演算処理装置および演算処理方法 | |
| JPH0652500B2 (ja) | 演算処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |