JPH0652500B2 - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH0652500B2 JPH0652500B2 JP61170020A JP17002086A JPH0652500B2 JP H0652500 B2 JPH0652500 B2 JP H0652500B2 JP 61170020 A JP61170020 A JP 61170020A JP 17002086 A JP17002086 A JP 17002086A JP H0652500 B2 JPH0652500 B2 JP H0652500B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- partial product
- multiplier
- significant
- multiplicand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特に内部演算に乗
算を具え、ＬＳＩ化に好適な高速演算処理装置に関す
る。
算を具え、ＬＳＩ化に好適な高速演算処理装置に関す
る。
従来の技術 従来、高速乗算器については、電子通信学会論文誌，Ｖ
ｏｌ．Ｊ６６−Ｄ，Ｎｏ．６（１９８３年）第６８３頁
から第６９０頁に冗長２進加算木を用いた２進乗算器が
論じられている。この冗長２進加算木を用いた乗算器で
は、内部計算に各桁が｛−１，０，１｝の要素である冗
長２進表現（一種の符号付きディジット表現）を利用し
ている。ｎビット乗算では、ｎ個のｎビット部分積を冗
長２進数とみなして２つずつ２分木状に冗長２進数体系
で加え合せていき、最後に冗長２進表現で求まった積を
通常の２進表現に変換する。冗長２進数体系では、２数
の加算を桁上げの伝搬なしに演算数の桁数に無関係な一
定時間で行える。従って、冗長２進加算木を用いた乗算
器では、ｎビツト乗算を計算時間Ｏ（logn）で高速に行
える。計算速度は、Wallace 木を用いた高速乗算器と同
程度であり、従来の配列型乗算器に較べかなり高速であ
る。また、回路構造は配列型乗算器と同様に規則正し
く、Wallace 木を用いた乗算器よりレイアウトが容易で
ある。
ｏｌ．Ｊ６６−Ｄ，Ｎｏ．６（１９８３年）第６８３頁
から第６９０頁に冗長２進加算木を用いた２進乗算器が
論じられている。この冗長２進加算木を用いた乗算器で
は、内部計算に各桁が｛−１，０，１｝の要素である冗
長２進表現（一種の符号付きディジット表現）を利用し
ている。ｎビット乗算では、ｎ個のｎビット部分積を冗
長２進数とみなして２つずつ２分木状に冗長２進数体系
で加え合せていき、最後に冗長２進表現で求まった積を
通常の２進表現に変換する。冗長２進数体系では、２数
の加算を桁上げの伝搬なしに演算数の桁数に無関係な一
定時間で行える。従って、冗長２進加算木を用いた乗算
器では、ｎビツト乗算を計算時間Ｏ（logn）で高速に行
える。計算速度は、Wallace 木を用いた高速乗算器と同
程度であり、従来の配列型乗算器に較べかなり高速であ
る。また、回路構造は配列型乗算器と同様に規則正し
く、Wallace 木を用いた乗算器よりレイアウトが容易で
ある。
さらに、この乗算器では、２ビットBooth の方法の適用
によりハードウェア量が削減できる。２ビットBooth の
方法では、乗数を４進ＳＤ数（各桁が｛−２，−１，
０，１，２｝の要素である４進数）にリコードすること
により部分積の数を約半分にし、計算の高速化とハード
ウェア量の削減が行える。このとき、部分積の成分にお
いて、被乗数の２倍と正負の反転が必要である。２倍は
１ビットの左シフトにより行える。正負の反転は、これ
までは、冗長３進数の正負の反転が各桁毎の正負の反転
によって行えることを利用し、被乗数で１になっている
桁を−１にすることにより行っていた。
によりハードウェア量が削減できる。２ビットBooth の
方法では、乗数を４進ＳＤ数（各桁が｛−２，−１，
０，１，２｝の要素である４進数）にリコードすること
により部分積の数を約半分にし、計算の高速化とハード
ウェア量の削減が行える。このとき、部分積の成分にお
いて、被乗数の２倍と正負の反転が必要である。２倍は
１ビットの左シフトにより行える。正負の反転は、これ
までは、冗長３進数の正負の反転が各桁毎の正負の反転
によって行えることを利用し、被乗数で１になっている
桁を−１にすることにより行っていた。
発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易であるが、部分
積の各桁が正（つまり１）にも負（つまり−１）にも成
り得るため、加算木の全段を同一の一般的な冗長２進加
算用セルで構成する必要があった。これは、前記冗長２
進加算用セル個々のハードウェア量が多い（約７０トラ
ンジスタ程度）ことを考慮すると、素子数の削減，回路
構成の簡素化等の実用化面についてあまり配慮されてお
らず、組合せ回路として実現する場合、演算数の桁数が
大きくなると素子数が膨大かつ回路構成が複雑となり、
演算処理装置を１ＬＳＩチップに実装することが難しく
なる等の問題点がある。
積の各桁が正（つまり１）にも負（つまり−１）にも成
り得るため、加算木の全段を同一の一般的な冗長２進加
算用セルで構成する必要があった。これは、前記冗長２
進加算用セル個々のハードウェア量が多い（約７０トラ
ンジスタ程度）ことを考慮すると、素子数の削減，回路
構成の簡素化等の実用化面についてあまり配慮されてお
らず、組合せ回路として実現する場合、演算数の桁数が
大きくなると素子数が膨大かつ回路構成が複雑となり、
演算処理装置を１ＬＳＩチップに実装することが難しく
なる等の問題点がある。
本発明の目的は、このような従来の問題点を改善し、乗
算器を規則正しい回路構造で、かつ素子数の少ない組合
せ回路として表現し、内部加減算における桁上げ値の伝
播を防止すると共に回路構成を簡素化するこによってＬ
ＳＩチップに実装が容易である高速な演算処理装置を提
供することにある。
算器を規則正しい回路構造で、かつ素子数の少ない組合
せ回路として表現し、内部加減算における桁上げ値の伝
播を防止すると共に回路構成を簡素化するこによってＬ
ＳＩチップに実装が容易である高速な演算処理装置を提
供することにある。
問題点を解決するための手段 上記目的は、乗数と被乗数とを入力して符号付ディジッ
ト表現の部分積を生成する乗算手段を備え、前記乗算手
段が、（ａ）前記乗数の１ないしは複数桁と前記被乗数
とから、最上位桁以外の各桁が非負の符号付ディジット
表現の部分積を生成する第１の手段と、（ｂ）前記乗数
の１ないしは複数桁と前記被乗数とから、最上位桁以外
の各桁が非正の符号付ディジット表現の部分積を生成す
る第２の手段と、（ｃ）前記第１の手段によって生成さ
れた最上位桁以外の各桁が非負の符号付ディジット数で
ある部分積と第２の手段によって生成された最上位桁以
外の各桁が非正の符号付ディジット数である部分積とを
加算する加算手段とをすることによって、達成される。
ト表現の部分積を生成する乗算手段を備え、前記乗算手
段が、（ａ）前記乗数の１ないしは複数桁と前記被乗数
とから、最上位桁以外の各桁が非負の符号付ディジット
表現の部分積を生成する第１の手段と、（ｂ）前記乗数
の１ないしは複数桁と前記被乗数とから、最上位桁以外
の各桁が非正の符号付ディジット表現の部分積を生成す
る第２の手段と、（ｃ）前記第１の手段によって生成さ
れた最上位桁以外の各桁が非負の符号付ディジット数で
ある部分積と第２の手段によって生成された最上位桁以
外の各桁が非正の符号付ディジット数である部分積とを
加算する加算手段とをすることによって、達成される。
作 用 前記第１の手段によって最上位桁以外の各桁が非負であ
る符号付きディジット表現で部分積を生成し、かつ前記
第２の手段によって最上位桁以外の各桁が非正である符
号付きディジット表現で部分積を生成し、加算木の第１
段目で両者を加算することにより、加算木の第１段目の
加算では、ほとんどの桁で被加数は非負，加数は非正と
なり、加算において桁上げが全く生じず、加算用セルが
非常に簡単になる。したがって、加算木では第１段目の
加算用セルの数が全体の加算用セルの数のほぼ半数を占
めるので、本発明により加算木のハードウェア量を大巾
に削減できる。
る符号付きディジット表現で部分積を生成し、かつ前記
第２の手段によって最上位桁以外の各桁が非正である符
号付きディジット表現で部分積を生成し、加算木の第１
段目で両者を加算することにより、加算木の第１段目の
加算では、ほとんどの桁で被加数は非負，加数は非正と
なり、加算において桁上げが全く生じず、加算用セルが
非常に簡単になる。したがって、加算木では第１段目の
加算用セルの数が全体の加算用セルの数のほぼ半数を占
めるので、本発明により加算木のハードウェア量を大巾
に削減できる。
また、加算木の第１段目の加算用セルの回路構成が簡単
になるため、そのゲート段数が少なくなり、乗算におけ
る遅延時間（つまり実行時間）が短縮される。
になるため、そのゲート段数が少なくなり、乗算におけ
る遅延時間（つまり実行時間）が短縮される。
実施例 以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例を適用した乗算器の構成図
である。
である。
乗数リコーダ１００は、２ビツトBooth の方法を用いて
乗数を４進ＳＤ数（つまり、符号付きディジット数）に
リコードする回路である。
乗数を４進ＳＤ数（つまり、符号付きディジット数）に
リコードする回路である。
奇数部部分積生成器１０１は、乗数リコーダ１００でリ
コードされた乗数（奇数番目）と被乗数とから最上位桁
が非負で他の桁はすべて非正となる冗長２進数（つま
り、２進ＳＤ数）の形式で部分積を生成する回路であ
る。
コードされた乗数（奇数番目）と被乗数とから最上位桁
が非負で他の桁はすべて非正となる冗長２進数（つま
り、２進ＳＤ数）の形式で部分積を生成する回路であ
る。
偶数部部分積生成器１０２は、乗数リコーダ１００でリ
コードされた乗数（偶数番目、０から数える）と被乗数
とから最上位桁が非正で他の桁はすべて非負となる冗長
２進数の形式で部分積を生成する回路である。
コードされた乗数（偶数番目、０から数える）と被乗数
とから最上位桁が非正で他の桁はすべて非負となる冗長
２進数の形式で部分積を生成する回路である。
第１段目冗長加算器１１０は、偶数部部分積生成器１０
２で生成された最上位桁が非正で他の桁はすべて非負と
なる冗長２進数と奇数部部分積生成器１０１で生成され
た最上位桁が非負で他の桁はすべて非正となる冗長２進
数との冗長２進体系での加算を行う回路である。
２で生成された最上位桁が非正で他の桁はすべて非負と
なる冗長２進数と奇数部部分積生成器１０１で生成され
た最上位桁が非負で他の桁はすべて非正となる冗長２進
数との冗長２進体系での加算を行う回路である。
冗長加算器１２０は、加算木の２段目以降を構成する加
算器であり、一般の冗長２進数同士の冗長２進体系での
加算を行う回路である。
算器であり、一般の冗長２進数同士の冗長２進体系での
加算を行う回路である。
冗長２進・２進変換器１３０は、積として求まった冗長
２進数を２進数に変換する回路であり、桁上げ先見加算
器等で容易に実現できる。
２進数を２進数に変換する回路であり、桁上げ先見加算
器等で容易に実現できる。
次に、部分積の生成について説明する。まず冗長２進数
における正負の符号反転の表現法について以下を示す。
における正負の符号反転の表現法について以下を示す。
ｎビット２の補数表示の２進整数〔Ｘn-1 Ｘn-2 ……Ｘ
０〕２（Ｘｉ∈｛０．１｝）は、 という値をもつ。Ｘという値をもつ冗長２進数はいくつ
か存在するが、一般には、 はＸn-1 が１のとき−１（以後と表す）、０のとき
０）を用いて表す。また、−Ｘという値をもつ冗長２進
数としては、冗長２進数の正負の反転が各桁毎の正負の
反転により行なえることを利用し、 と同様）を用いて表す。ここでは、これに加え、２の補
数表示の２進数の正負の反転が２の補数をとることによ
り行えるのと同様の原理を利用する。すなわち、 はＸｉが１のとき０，０のとき１）は、 という値をもつもので、−Ｘという値をもつ冗長２進数
として、 を用い、後で＋１の補正を行うことを考える。
０〕２（Ｘｉ∈｛０．１｝）は、 という値をもつ。Ｘという値をもつ冗長２進数はいくつ
か存在するが、一般には、 はＸn-1 が１のとき−１（以後と表す）、０のとき
０）を用いて表す。また、−Ｘという値をもつ冗長２進
数としては、冗長２進数の正負の反転が各桁毎の正負の
反転により行なえることを利用し、 と同様）を用いて表す。ここでは、これに加え、２の補
数表示の２進数の正負の反転が２の補数をとることによ
り行えるのと同様の原理を利用する。すなわち、 はＸｉが１のとき０，０のとき１）は、 という値をもつもので、−Ｘという値をもつ冗長２進数
として、 を用い、後で＋１の補正を行うことを考える。
は、最上位桁は非正（０か）で他の桁はすべて非負
（０か１）である。同様に、 はＸ＋１という値をもつので、Ｘという値をもつ冗長２
進数として、 を用い、後で−１の補正を行うことも可能である。
（０か１）である。同様に、 はＸ＋１という値をもつので、Ｘという値をもつ冗長２
進数として、 を用い、後で−１の補正を行うことも可能である。
は、最上位桁は非負で他の桁はすべて非正である。
次に、冗長２進加算木を用いた２進乗算器において２ビ
ットBooth の方法を適用した際に、部分積として上記の
冗長２進数を用いハードウェア量を削減する方法につい
て説明する。被乗数を〔ａn-1 ａn-1 ……ａ０〕２、乗
数を〔ｂn-1 ｂn-2 ……ｂ０〕２とする。簡単のため、
ｎは２のべきであるとする。前記で述べたように、２ビ
ットBooth の方法では、乗数を４進ＳＤ数にリコードす
る。リコードされた乗数を〔ｂ′n/2-1 ｂ′n/2-2 ……
ｂ′０〕SD2 （ｂ′∈｛−２，−１，０，１，２｝）と
する。リコードされた乗数の桁ｂ′ｊに対して部分積を
図２のように生成する。図２のように生成すれば、ｊが
偶数のときは部分積は最上位桁が非正で他の桁はすべて
非負となり、ｊが奇数のときは部分積は最上位桁が非負
で他の桁はすべて非正となる。
ットBooth の方法を適用した際に、部分積として上記の
冗長２進数を用いハードウェア量を削減する方法につい
て説明する。被乗数を〔ａn-1 ａn-1 ……ａ０〕２、乗
数を〔ｂn-1 ｂn-2 ……ｂ０〕２とする。簡単のため、
ｎは２のべきであるとする。前記で述べたように、２ビ
ットBooth の方法では、乗数を４進ＳＤ数にリコードす
る。リコードされた乗数を〔ｂ′n/2-1 ｂ′n/2-2 ……
ｂ′０〕SD2 （ｂ′∈｛−２，−１，０，１，２｝）と
する。リコードされた乗数の桁ｂ′ｊに対して部分積を
図２のように生成する。図２のように生成すれば、ｊが
偶数のときは部分積は最上位桁が非正で他の桁はすべて
非負となり、ｊが奇数のときは部分積は最上位桁が非負
で他の桁はすべて非正となる。
次に、第１図の各ブロックを構成する回路について説明
する。
する。
まず、リコードされた乗数（つまり４進ＳＤ数）および
冗長２進数の２値信号化の一例について以下に補足す
る。
冗長２進数の２値信号化の一例について以下に補足す
る。
リコードされた乗数の１桁ｂ′ｊを表１に示す３ビット
２値信号ｂ′j-ｂ′j2ｂ′j1あるいはｂ′j+ｂ′j2ｂ′
j1で表現し、冗長２進数の１桁ｘｉを表２に示す２ビッ
ト２値信号ｘｉ＋ｘi-で表現する。
２値信号ｂ′j-ｂ′j2ｂ′j1あるいはｂ′j+ｂ′j2ｂ′
j1で表現し、冗長２進数の１桁ｘｉを表２に示す２ビッ
ト２値信号ｘｉ＋ｘi-で表現する。
ただし、リコードされた乗数の第ｊ桁ｂ′ｊは、ｊが偶
数のときには、３ビット信号ｂ′j-ｂ′j2ｂ′j1で表現
し、ｊが奇数のときには、３ビット信号ｂ′j+ｂ′
j2ｂ′j1で表現する。
数のときには、３ビット信号ｂ′j-ｂ′j2ｂ′j1で表現
し、ｊが奇数のときには、３ビット信号ｂ′j+ｂ′
j2ｂ′j1で表現する。
以上のように２値信号化を行うと、乗数リコード用セル
におけるリコードされた乗数の第ｊ桁ｂ′ｊの決定は、
次の論理式によって行われる。
におけるリコードされた乗数の第ｊ桁ｂ′ｊの決定は、
次の論理式によって行われる。
また、１からｎ／２−１の値をとる整数ｊに対して、 以上の論理式において、・は論理積（ＡＮＤ）、＋は論
理和（ＯＲ）、はｂの論理否定を表す演算子である。
理和（ＯＲ）、はｂの論理否定を表す演算子である。
第３図は、第１図の乗数リコーダ１００を構成する乗数
リコード用セルを示す概略回路図である。同図はＮＯＲ
／ＯＲによって乗数リコード用セルを実現した一例であ
り、特にｊが偶数の場合の回路である。ゲート３１１か
ら３１９まではそれぞれＮＯＲ／ＯＲ回路であり、信号
ｂ2j+1３０１，ｂ2j３０３，ｂ2j-1３０５はそれぞれ乗
数の第２ｊ＋１桁，第２ｊ桁，第２ｊ−１桁を表す１ビ
ット２値信号である。また、 は、それぞれｂ2j+1３０１，ｂ2j３０３，ｂ2j-1３０５
の論理否定である。またｂ′j-４０４，ｂ′j2３２１，
ｂ′j1３２５はリコードされた乗数ｂ′ｊを表す３ビッ
ト信号であり、 はそれらの論理否定である。なお、第３図はｊが偶数の
場合の乗数リコード用セルであるが、ｊが奇数の場合の
乗数リコード用セルも同様にして容易に構成できる。
リコード用セルを示す概略回路図である。同図はＮＯＲ
／ＯＲによって乗数リコード用セルを実現した一例であ
り、特にｊが偶数の場合の回路である。ゲート３１１か
ら３１９まではそれぞれＮＯＲ／ＯＲ回路であり、信号
ｂ2j+1３０１，ｂ2j３０３，ｂ2j-1３０５はそれぞれ乗
数の第２ｊ＋１桁，第２ｊ桁，第２ｊ−１桁を表す１ビ
ット２値信号である。また、 は、それぞれｂ2j+1３０１，ｂ2j３０３，ｂ2j-1３０５
の論理否定である。またｂ′j-４０４，ｂ′j2３２１，
ｂ′j1３２５はリコードされた乗数ｂ′ｊを表す３ビッ
ト信号であり、 はそれらの論理否定である。なお、第３図はｊが偶数の
場合の乗数リコード用セルであるが、ｊが奇数の場合の
乗数リコード用セルも同様にして容易に構成できる。
次に、部分積生成器１０１，１０２について説明する。
部分積の生成において、下位の部分で補正（すなわち、
１あるいは−１の足し込み）を含めて予め若干計算を行
った結果を部分積としておくと、加算木の二段目以降で
補正を足し込むのが楽になる。具体的には、リコードさ
れた乗数の桁ｂ′ｊに対する部分積の生成において、ｊ
が偶数なら最下位２桁を計算してき最下位から３桁目に
補正を行い、ｊが奇数なら最下位１桁を計算しておき最
下位から２桁目に補正を行うようにする。
１あるいは−１の足し込み）を含めて予め若干計算を行
った結果を部分積としておくと、加算木の二段目以降で
補正を足し込むのが楽になる。具体的には、リコードさ
れた乗数の桁ｂ′ｊに対する部分積の生成において、ｊ
が偶数なら最下位２桁を計算してき最下位から３桁目に
補正を行い、ｊが奇数なら最下位１桁を計算しておき最
下位から２桁目に補正を行うようにする。
このとき、リコードされた乗数の第ｊ桁ｂ′ｊに対応す
る部分積の第ｉ桁は次の論理式によって決定される。
る部分積の第ｉ桁は次の論理式によって決定される。
ｊが偶数のとき、 ｉ＝２〜ｎ−１に対して ｊが奇数のとき、 ｉ＝１〜ｎ−１に対して ただし、ｃ2j+ およびｃ1j- は補正を表し、これらは加
算木の二段目以降で足し込む。
算木の二段目以降で足し込む。
第４図は、第１図の偶数部部分積生成器１０２を構成す
る部分積生成用セルを示す概略回路図である。同図は特
にＮＯＲ／ＯＲによって部分積生成用セルを実現した一
例である。ゲート４１１から４１６まではせろぜろＮＯ
Ｒ／ＯＲ回路であり、信号ｂ′j-４０１はリコードされ
た乗数の第ｊ桁ｂ′ｊを表す３ビット信号のうちの１ビ
ット信号であり、 はそれぞれｂ′ｊを表す３ビット信号の論理否定であ
る。また、信号ｘij+ ４２１は、リコードされた乗数の
第ｊ桁に対応する部分積の第ｉ桁を表す２ビット信号の
うちの１ビット信号であり、ij+ ４２２はｘij+ の論
理否定である。ただし、ｉは２からｎ−１までの範囲の
整数であり、残りの１ビット信号ｘij- は常に０であ
る。なお、ｉ＝０，１，ｎの場合の部分積生成用セルも
容易に構成できる。
る部分積生成用セルを示す概略回路図である。同図は特
にＮＯＲ／ＯＲによって部分積生成用セルを実現した一
例である。ゲート４１１から４１６まではせろぜろＮＯ
Ｒ／ＯＲ回路であり、信号ｂ′j-４０１はリコードされ
た乗数の第ｊ桁ｂ′ｊを表す３ビット信号のうちの１ビ
ット信号であり、 はそれぞれｂ′ｊを表す３ビット信号の論理否定であ
る。また、信号ｘij+ ４２１は、リコードされた乗数の
第ｊ桁に対応する部分積の第ｉ桁を表す２ビット信号の
うちの１ビット信号であり、ij+ ４２２はｘij+ の論
理否定である。ただし、ｉは２からｎ−１までの範囲の
整数であり、残りの１ビット信号ｘij- は常に０であ
る。なお、ｉ＝０，１，ｎの場合の部分積生成用セルも
容易に構成できる。
また、奇数部部分積生成器１０１を構成する部分積生成
用セルもほぼ同様の回路で構成できる。
用セルもほぼ同様の回路で構成できる。
次に、第１段目冗長加算器１１０について説明する。
第１段目冗長加算器１１０における加算では、殆どの桁
で被加数は非負，加数は非正となり、加算において桁上
げが全く生じず、加算用セルが非常に簡単になる。その
加算規則を表３に示す。
で被加数は非負，加数は非正となり、加算において桁上
げが全く生じず、加算用セルが非常に簡単になる。その
加算規則を表３に示す。
このとき、第ｉ桁の加算は、次の論理式によって決定さ
れる。
れる。
ただし、ｘi+は被加数ｘｉを表す１ビット信号であり、
ｙi-は加数ｙｉを表す１ビット信号である。
ｙi-は加数ｙｉを表す１ビット信号である。
第５図は、第１図の第１段目冗長加算器１１０を構成す
る加算用セルを示す概略回路図である。同図は特に４入
力ＮＯＲ／ＯＲによって加算用セルを実現した一例であ
る。ゲート５１１，５１２はそれぞれＮＯＲ／ＯＲ回路
であり、信号ｘi+５１は各桁が非負である冗長２進表現
の被加数の第ｉ桁ｘｉを表す１ビット信号であり、 はｘi+５０の論理否定であり、ｙi-５０３と は各桁が非負である冗長２進表現の加数の第ｉ桁ｙｉを
表す１ビット信号とその論理否定である。また、Ｚi+５
２２およびＺi-５２３は加算結果の冗長２進数の第ｉ桁
Ｚｉを表す２ビット信号であり、 はＺi+５２２の論理否定である。
る加算用セルを示す概略回路図である。同図は特に４入
力ＮＯＲ／ＯＲによって加算用セルを実現した一例であ
る。ゲート５１１，５１２はそれぞれＮＯＲ／ＯＲ回路
であり、信号ｘi+５１は各桁が非負である冗長２進表現
の被加数の第ｉ桁ｘｉを表す１ビット信号であり、 はｘi+５０の論理否定であり、ｙi-５０３と は各桁が非負である冗長２進表現の加数の第ｉ桁ｙｉを
表す１ビット信号とその論理否定である。また、Ｚi+５
２２およびＺi-５２３は加算結果の冗長２進数の第ｉ桁
Ｚｉを表す２ビット信号であり、 はＺi+５２２の論理否定である。
最後に、冗長加算器１２０について説明する。
冗長加算器１２０における加算規則を表４に示す。
このとき、第ｉ桁における加算は次の論理式によって決
定される。
定される。
第６図は、第１図の冗長加算器１２０を構成する加算用
セルを示す概略回路図である。同図は特に４入力ＮＯＲ
／ＯＲによって加算用セルを実現した一例である。ゲー
ト６１１から６２３まではそれぞれ４入力ＮＯＲ／ＯＲ
回路であり、信号ｘi+６０２およびｘi-６０３は被加数
の冗長２進数の第ｉ桁ｘｉを表す２ビット信号であり、 はｘi+６０２の論理否定を表す信号であり、ｙi+６０５
およびｙi-６０６は加数の冗長２進数の第ｉ桁ｙｉを表
す２ビット信号であり、 はｙi+６０５の論理否定を表す信号である。また、信号
ｐｉ６３１は第ｉ桁の被加数ｘｉおよび加数ｙｉの両方
が非負であるかどうかを表す信号であり、ｐi-1 ６３３
は第ｉ−１桁の被加数ｘi-1 および加数ｙi-1 の両方が
非負であるかどうかを表す信号である。
セルを示す概略回路図である。同図は特に４入力ＮＯＲ
／ＯＲによって加算用セルを実現した一例である。ゲー
ト６１１から６２３まではそれぞれ４入力ＮＯＲ／ＯＲ
回路であり、信号ｘi+６０２およびｘi-６０３は被加数
の冗長２進数の第ｉ桁ｘｉを表す２ビット信号であり、 はｘi+６０２の論理否定を表す信号であり、ｙi+６０５
およびｙi-６０６は加数の冗長２進数の第ｉ桁ｙｉを表
す２ビット信号であり、 はｙi+６０５の論理否定を表す信号である。また、信号
ｐｉ６３１は第ｉ桁の被加数ｘｉおよび加数ｙｉの両方
が非負であるかどうかを表す信号であり、ｐi-1 ６３３
は第ｉ−１桁の被加数ｘi-1 および加数ｙi-1 の両方が
非負であるかどうかを表す信号である。
はそれぞれｐｉ６３１，ｐi-1 ６３３の論理否定を表す
信号である。ｕｉ６３５と はそれぞれ第ｉ桁における中間桁上げに関係する信号と
その論理否定を表す信号でありｕi-1 ６３７と はそれぞれ第ｉ−１桁からの中間桁上げとその論理否定
を表す信号である。また、ｚi+６４２およびｚi-６４３
は加算結果の第ｉ桁ｘｉを表す２ビット信号であり、ｚ
i+６４１はｚi+６４２の論理否定を表す信号である。
信号である。ｕｉ６３５と はそれぞれ第ｉ桁における中間桁上げに関係する信号と
その論理否定を表す信号でありｕi-1 ６３７と はそれぞれ第ｉ−１桁からの中間桁上げとその論理否定
を表す信号である。また、ｚi+６４２およびｚi-６４３
は加算結果の第ｉ桁ｘｉを表す２ビット信号であり、ｚ
i+６４１はｚi+６４２の論理否定を表す信号である。
なお、本実施例における回路図はＥＣＬ回路を意識し４
入力ＮＯＲ／ＯＲで構成したが、他のテクノロジ（例え
ば、ＣＭＯＳ，ＮＭＯＳ，ＴＴＬ，ＩＩＬ等）あるいは
多値論理を用いても構成することが可能である。
入力ＮＯＲ／ＯＲで構成したが、他のテクノロジ（例え
ば、ＣＭＯＳ，ＮＭＯＳ，ＴＴＬ，ＩＩＬ等）あるいは
多値論理を用いても構成することが可能である。
本実施例によれば、従来の冗長２進加算木を用いた乗算
器では加算器の一段目を第６図に示す加算用セルで構成
しており、さらに、加算木では一段目の加算用セルの数
が全体の加算用セルの数の約半数を占めるので、従来に
較べ、加算木部に関し、実行に要する遅延（ゲート段
数）において３ゲート段短縮され、素子数において約４
割程度削減できる等の効果がある。
器では加算器の一段目を第６図に示す加算用セルで構成
しており、さらに、加算木では一段目の加算用セルの数
が全体の加算用セルの数の約半数を占めるので、従来に
較べ、加算木部に関し、実行に要する遅延（ゲート段
数）において３ゲート段短縮され、素子数において約４
割程度削減できる等の効果がある。
発明の効果 本発明によれば、内部演算に各桁が正，Ｏ，負の値をと
り得る符号付きディジット表現数を利用して乗算を行う
際に、部分積同士の加算用セルを簡単な回路構成で実現
できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のＬＳＩ化が容易かつ経済的にな
る、 等の効果がある。
り得る符号付きディジット表現数を利用して乗算を行う
際に、部分積同士の加算用セルを簡単な回路構成で実現
できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のＬＳＩ化が容易かつ経済的にな
る、 等の効果がある。
第１図は本発明の一実施例を適用した乗算器の構成図、
第２図は部分積の生成法を示す図、第３図は乗数リコー
ド用セルを示す概略回路図、第４図は偶数部部分積生成
用セルを示す概略回路図、第５図は第１段目加算用セル
を示す概略回路図、第６図は第２段目以降の加算用セル
を示す概略回路図である。 １００……乗数リコーダ、１０１……奇数部部分積生成
器、１０２……偶数部部分積生成器、１１０……第１段
目冗長加算器、１２０……冗長加算器、１３０……冗長
２進・２進変換器。
第２図は部分積の生成法を示す図、第３図は乗数リコー
ド用セルを示す概略回路図、第４図は偶数部部分積生成
用セルを示す概略回路図、第５図は第１段目加算用セル
を示す概略回路図、第６図は第２段目以降の加算用セル
を示す概略回路図である。 １００……乗数リコーダ、１０１……奇数部部分積生成
器、１０２……偶数部部分積生成器、１１０……第１段
目冗長加算器、１２０……冗長加算器、１３０……冗長
２進・２進変換器。
Claims (8)
- 【請求項１】乗数と被乗数とを入力して符号付ディジッ
ト表現の部分積を生成する乗算手段を備え、 前記乗算手段が、 （ａ）前記乗数の１ないしは複数桁と前記被乗数とか
ら、最上位桁以外の各桁が非負の符号付ディジット表現
の部分積を生成する第１の手段と、 （ｂ）前記乗数の１ないしは複数桁と前記被乗数とか
ら、最上位桁以外の各桁が非正の符号付ディジット表現
の部分積を生成する第２の手段と、 （ｃ）前記第１の手段によって生成された最上位桁以外
の各桁が非負の符号付ディジット数である部分積と前記
第２の手段によって生成された最上位桁以外の各桁が非
正の符号付ディジット数である部分積とを加算する加算
手段と を有することを特徴とする演算処理装置。 - 【請求項２】第１の手段と第２の手段とが、対を成すよ
うに構成することを特徴とする特許請求の範囲第１項の
演算処理装置。 - 【請求項３】隣接する２つの部分積をそれぞれ第１の手
段と第２の手段とによって生成することを特徴とする特
許請求の範囲第２項記載の演算処理装置。 - 【請求項４】第１の手段（または第２の手段）が、 負の部分積（または正の部分積）を生成する際に、被乗
数または被乗数をシフトした数の各桁の論理否定をとる
手段を含むことを特徴とする特許請求の範囲第１項、第
２項、第３項のいずれかに記載の演算処理装置。 - 【請求項５】第２の手段が、 部分積の最上位桁以外の各桁に対して該桁の符号反転を
とる手段を含むことを特徴とする特許請求の範囲第４項
記載の演算処理装置。 - 【請求項６】第１の手段が、 部分積の最上位桁に対して該桁の符号反転をとる手段を
含むことを特徴とする特許請求の範囲第４項記載の演算
処理装置。 - 【請求項７】（ａ）乗数の１ないしは複数桁と被乗数と
から、符号付ディジット数である部分積を生成する第１
の手段と、 （ｂ）前記乗数の１ないしは複数桁と前記被乗数とか
ら、符号付ディジット数である部分積を生成する第２の
手段と、 （ｃ）前記第１の手段によって生成された部分積と第２
の手段によって生成された部分積とを加算する符号付デ
ィジット加算手段と を有する乗算手段を備え、 前記第１の手段および第２の手段が、 各部分積の最下位から２桁目以上の桁への補正項を生成
する手段を含むことを特徴とする演算処理装置。 - 【請求項８】第１の手段が、 部分積の最下位から３桁目への補正項を生成する手段を
含み、 第２の手段が、 部分積の最下位から２桁目への補正項を生成する手段を
含むことを特徴とする特許請求の範囲第７項記載の演算
処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170020A JPH0652500B2 (ja) | 1986-07-18 | 1986-07-18 | 演算処理装置 |
| US07/074,971 US4864528A (en) | 1986-07-18 | 1987-07-17 | Arithmetic processor and multiplier using redundant signed digit arithmetic |
| US07/086,967 US4866657A (en) | 1986-07-18 | 1987-08-18 | Adder circuitry utilizing redundant signed digit operands |
| US03/239,243 US5031136A (en) | 1986-06-27 | 1990-05-07 | Signed-digit arithmetic processing units with binary operands |
| US07/599,275 US5153847A (en) | 1986-06-27 | 1990-10-16 | Arithmetic processor using signed digit representation of internal operands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170020A JPH0652500B2 (ja) | 1986-07-18 | 1986-07-18 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325729A JPS6325729A (ja) | 1988-02-03 |
| JPH0652500B2 true JPH0652500B2 (ja) | 1994-07-06 |
Family
ID=15897109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170020A Expired - Lifetime JPH0652500B2 (ja) | 1986-06-27 | 1986-07-18 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652500B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02300930A (ja) * | 1989-05-16 | 1990-12-13 | Oki Electric Ind Co Ltd | 乗算回路 |
-
1986
- 1986-07-18 JP JP61170020A patent/JPH0652500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325729A (ja) | 1988-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4594678A (en) | Digital parallel computing circuit for computing p=xy+z in a shortened time | |
| US4864528A (en) | Arithmetic processor and multiplier using redundant signed digit arithmetic | |
| US4868777A (en) | High speed multiplier utilizing signed-digit and carry-save operands | |
| EP0113391B1 (en) | Digital multiplier and method for adding partial products in a digital multiplier | |
| EP0642093B1 (en) | Method, system and apparatus for automatically designing a multiplier circuit and multiplier circuit designed by performing said method | |
| US4878192A (en) | Arithmetic processor and divider using redundant signed digit arithmetic | |
| US6816877B2 (en) | Apparatus for digital multiplication using redundant binary arithmetic | |
| JPH0619685A (ja) | 並列乗算回路 | |
| US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
| US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
| US4706210A (en) | Guild array multiplier for binary numbers in two's complement notation | |
| US4866657A (en) | Adder circuitry utilizing redundant signed digit operands | |
| US5206825A (en) | Arithmetic processor using signed-digit representation of external operands | |
| US5153847A (en) | Arithmetic processor using signed digit representation of internal operands | |
| JPH0652500B2 (ja) | 演算処理装置 | |
| JPH063578B2 (ja) | 演算処理装置 | |
| JPH0582609B2 (ja) | ||
| JPH0528407B2 (ja) | ||
| JPH06230933A (ja) | 演算処理装置 | |
| Abraham et al. | An ASIC design of an optimized multiplication using twin precision | |
| JPH0610787B2 (ja) | 乗算処理装置 | |
| JP2563473B2 (ja) | ２進演算器 | |
| Castellanos et al. | Decimal partial product generation architectures | |
| JP2681968B2 (ja) | 演算処理装置 | |
| JPH0582608B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |