JPH0528407B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、算術演算処理装置に係り、特に内部
演算に加減算を具え、LSI化に好適な高速演算処
理装置に関する。 従来の技術 従来、例えば高速加算器に関しては、昭和61年
度電子通信学会総合全国大会論文誌第２−187頁
に高速乗算器に関しては、電子通信学会論文誌、
vol.J66−Ｄ、No.６（1983年）第683頁から第690頁
に論じられており、また、高速除算器に関して
は、電子通信学会論文誌、vol.J67−Ｄ、No.４
（1984年）第450頁から第457頁において論じられ
ている。これらは各桁を｛−１、０、１｝の要素
で表す冗長２進表現（一種の符号付きデイジツト
表現）を利用して、組合せ回路により加算、乗算
あるいは除算を実行する演算器である。したがつ
て、演算処理時間や規則正しい配列構造の点で他
の演算器より優れている。 発明が解決しようとする問題点 上記従来技術では、高速演算器に関し、NOR
とORが同時にとれるECL論理素子の特長を活か
して乗算あるいは除算等、または、CMOSの排
他的論理和やトランスフアー・ゲートを使用して
加算を組合せ回路として実現する方法が提案され
ているが、２進数の加算用セルが約30トランジス
タ程度であるのに比べ、冗長２進加算用セルは約
60トランジスタ程度と素子数が多い。したがつ
て、演算桁数が大きくなると素子数が膨大とな
る、個々の加算用セルの段数が多い等の問題点
がある。 本発明の目的は、このような従来の問題点を改
善し、演算処理装置を規則正しい回路構造で、か
つ素子数の少ない組合せ回路として実現し、内部
加減算における桁上げの伝播を防止すると共に回
路構成を簡単化することによつてLSIチツプに実
装が容易である高速な演算処理を提供することに
ある。 問題点を解決するための手段 上記目的は、演算処理装置の内部演算における
加（減）算を、加（減）数と被加（減）数とから
第ｉ桁における中間桁上げｃと第ｉ桁における中
間和ｓを求める演算ステツプと、前記各ｉ桁の中
間和ｓおよび一桁下位桁の第ｉ−１桁からの中間
桁上げｋの和ｓ＋ｋを求める演算ステツプとの２
ステツプで実行する際に、加（減）算の各ｉ桁毎
に、加数の第ｉ−１桁および被加数の第ｉ−１
桁の各値の組合せ状態を表す２値信号ｐを求める
第１の手段を有し、加数の第ｉ桁および被加数
の第ｉ桁および前記信号ｐを入力としてその信号
ｐと前記中間和ｓとの差ｐ−ｓ（あるいは和ｐ＋
ｓ）で決定される２値信号ｕを求める第２の手段
と、加数の第ｉ−１桁および被加数の第ｉ−１
桁および第ｉ−２桁に設けられた第１の手段と出
力信号を入力として前記信号ｐと前記中間桁上げ
ｋとの和ｐ＋ｋ（あるいは差ｐ−ｋ）で決定され
る２値信号ｖを求める第３の手段と、前記信号
ｕ、ｖのみを入力として第ｉ桁の中間和ｓと第ｉ
−１桁からの中間桁上げｋとの和を求める第４の
手段とを設けることにより達成される。 作 用 例えば、内部演算において、各桁を０、正整数
およびその正整数に対応する負整数のいずれかの
要素で表すSD（Signed Digit）表現、すなわち符
号付きデイジツト表現を用いて内部演算数を表
す。つまり、各桁を｛−１、０、１｝、｛−２、−
１、０、１、２｝あるいは｛−Ｎ、…、−１、０、
１、…、Ｎ｝等のいずれかの要素で表し、１つの
数をいくとおりかに表せるように冗長性をもたせ
る。そのとき、加（減）算において、下位桁から
の桁上げ（あるいは桁借り）があつても、その桁
の中間和（あるいは中間差）と下位桁からの桁上
げ（あるいは桁借り）との和（あるいは差）が必
ず１桁内に収まるように、その桁の中間桁上げ
（あるいは中間桁借り）と中間和（あるいは中間
差）をそれぞれ決定することができる。それによ
つて、加算（あるいは減算）において桁上げ（あ
るいは桁借り）の伝播を防止でき、組合せ回路に
よる並列加算（あるいは減算）が演算数の桁数に
関係なく一定時間で行える。例えば、各桁を｛−
１、０、１｝の要素で表すSD表現（つまり、冗
長２進表現）では、加算（あるいは減算）におい
て桁上げ（あるいは桁借り）が高々１桁しか伝播
しないようにすることができる。このことに関し
ては、電子通信学会論文誌、Vol.J67−Ｄ、No.４
（1984年）第450頁から第457頁あるいは電子通信
学会論文誌、Vol.J66−Ｄ、No.６（1983年）第683
頁から第690頁などに説明がある。 以下では、特に、被加数と加数が共に冗長２進
数である加算器について説明する。 冗長２進表現において桁上げが高々１桁しか伝
播しない加算規則の一例を表１に示す。

【表】

【表】 表１のような加算規則は、第ｉ桁における中間
和s_iと一桁下位桁からの中間桁上げ数c_i-1との和
が決して桁上げしないように決定している。その
ため、中間和s_iと一桁下位からの中間桁上げ数
c_i-1との間には、一方が非負で、他方が非正であ
るという関係が常に成立する。つまり、s_iが非負
で、かつc_i-1が非正である場合か、逆に、s_iが非
正で、かつc_i-1が非負である場合のいずれかであ
る。したがつて、中間和S_iおよび中間桁上げc_i-1
は共に０か１かの２値信号の変換することが可能
である。 本発明では、第１の手段で加数の第ｉ−１桁お
よび被加数の第ｉ−１桁の両方とも非負のとき信
号p_i-1を０とし、少なくとも一方が負のとき信号
p_i-1を１とすると、第３の手段によつて、p_i-1＋
c_i-1の加算値あるいはその論理否定で表わされる
２値信号v_i-1を決定し、第２の手段によつてp_i-1
−s_iの減算値あるいはその論理否定で表わされる
２値信号u_iを決定し、さらに第４の手段により、
前記２値信号v_i-1とu_iとのみから第ｉ−１桁から
の中間桁上げc_i-1と第ｉ桁における中間和s_iとの
最終和を決定できるので、加算器の回路構成を簡
単化できる。 なお、前記第１の手段を、加数を第ｉ−１桁お
よび被加数の第ｉ−１桁の両方とも非負のとき
p_i-1＝１、少なくとも一方が負のときp_i-1＝０と
なるように変更した場合、第３の手段はp_i-1−
c_i-1の減算値あるいはその論理否定を表す２値信
号v_i-1を決定し、第２の手段はp_i-1＋s_iの加算値あ
るいはその論理否定を表す２値信号u_iを決定す
る。 また、被加数あるいは加数のどちらか一方が、
各桁すべてが非負（あるいは非正）である冗長２
進数、つまり２進数である場合には、前記信号
p_i-1は省略でき、第１の手段はc_i-1（あるいは１−
c_i-1）の値あるいはその論理否定を示す２値信号
v_i-1を決定し、第２の手段は−s_i（あるいは１＋s_i）
の値あるいはその論理否定を示す２値信号u_iを決
定する。 したがつて、個々の加算器の素子数を少なくで
き、かつ不要な信号線を省けるため、個々の加算
器の回路構成を簡単化でき、高速な演算処理装置
のLSI化が容易になる。 実施例 以下、本発明の実施例を図面により説明する。 まず、第１の実施例を第１図により説明する。 冗長２進表現における桁上げが一桁しか伝播し
ない加算規則の一例を表１に示している。このよ
うな加算規則を用いて冗長加算を行う場合、前記
のように、冗長２進表現の中間和および中間桁上
げを次のような方法で２値表現に変換する。 表１の加算規則は加数、被加数における一桁下
位桁の各値を組合せ状態に応じて加算規則が異な
る。そこで、まず加算と被加算の第ｉ桁の値の組
合せ状態を表す信号p_iを導入し、加数および被加
数の第ｉ桁の両方ともが非負のとき（つまり、第
ｉ桁の中間桁上げが非負で、第ｉ＋１桁における
中間和が非正である場合）p_i＝０とし、少なくと
も一方が負のとき（つまり、第ｉ桁における中間
桁上げが非正で、第ｉ＋１桁における中間和が非
負である場合）p_i＝１とする。また、第ｉ桁の中
間桁上げをc_iとし、第ｉ桁の中間和をs_iとする。
次に、中間和s_iおよび中間桁上げc_i-1を u_i＝p_i-1−s_i v_i-1＝p_i-1＋c_i-1 の式によつて、それぞれ２値信号u_iおよびv_i-1に
変換する。ただし、s_i、c_i-1は冗長２進数の桁、
つまり｛−１、０、１｝のいずれかの要素を取る
数であり、u_i、v_i-1、p_i-1は２値数、つまり｛０、
１｝のいずれかの要素を取る数である。また、添
字ｉ−１は第ｉ桁より一桁下位の桁、つまり第ｉ
−１桁を示す。以下、簡単のためこのu_iを第ｉ桁
の中間和を表す信号、v_i-1を第ｉ−１桁からの中
間桁上げを表す信号と呼ぶ。 このとき、u_iおよびv_iに対する加算規則は、表
１から次のように求まる。p_i-1＝０、つまり加数
y_i-1、被加数x_i-1の両方とも非負の場合、前記u_i
は表２に示す規則に従つて決定し、前記v_iは表３
に示す規則に従つて決定する。またp_i-1＝１、つ
まり加数y_i-1、被加数x_i-1の少なくとも一方が負
の場合、前記u_iは表４に示す規則に従つて決定
し、前記v_iは表５に示す規則に従つて決定する。
ただし、p_iは第ｉ桁の加数y_iと被加数x_iの両方と
もが非負のときp_i＝０、x_iあるいはy_iのどちらか
が負のときp_i＝１となる。

【表】

【表】

【表】

【表】 また、_iはp_iの論理否定（つまりp_i＝０ならば_i
＝１、p_i＝１ならば_i＝０）を意味する。 次に、本発明の一実施例における冗長２進数、
つまり被加数x_i、加数y_iおよび加算数z_iの２値信
号化を次のように行う。 冗長２進数の第ｉ桁x_i、y_iおよびz_iをそれぞれ
２ビツト信号x^s _ix^a _i、y^s _iy^a _iおよびz^s _iz^a _iで表し、−１
を
01、０を10、１を11と２ビツト信号で表現する。
例えばx_iは表６に示すように２ビツト２値信号x^s _i
x^a _iで表現される。ただし、x^s _iはx_iの符号部、x^a _iは
x_iの大きさ（絶対値）を意味する信号である。

【表】 表６に示すように冗長２進数の２値信号化を行
うと、前記被加数と加数の状態信号p_i、中間和の
絶対値s^a _i、中間和を表す信号u_iおよび中間桁上げ
を表す信号v_iは、それぞれ p_i＝^s _i＋^s _i s^a _i＝x^a _iy^a _i u_i＝s^a _ip_i-1 v_i＝（^a _i・_i-1）・（x^s _i＋y^s _i）・（x^a _i＋y^a _i） の論理式で決定できる。また、最終和z_iは z^s _i＝_i＋v_i-1 z^a _i＝u_iv_i-1 の論理式で表される２ビツト信号z^s _iz^a _iで与えられ
る。以上の論理式において、・は論理積（AND）
を、＋は論理和（OR）を、は排他的論理和
（EX−OR）を表す演算子であり、^s _i、^s _iおよび
s^a _i・p_i-1はそれぞれx^s _i、y^s _iおよびs^a _i・p_i-1の論理否
定である。 第１図は、本発明の一実施例を示す概略回路図
である。図中、ゲート１１１，１５１はNAND
回路、ゲート１１２，１１３はNOR回路、ゲー
ト１１４，１３２は排他的OR回路、ゲート１５
２は排他的NOR回路、ゲート１３３はインバー
タ回路、ゲート１３１はAND−NOR複合ゲート
である。 また、信号x^s _i１０１およびx^a _i１０２は被加数で
ある冗長２進数の第ｉ桁x_iを表す２ビツト信号、
y^s _i１０３およびy^a _i１０４は加数である冗長２進数
の第ｉ桁y^a _iを表す２ビツト信号、１ビツト信号１
２１は前記加数と被加数の第ｉ桁における値の組
合せ状態信号p_iを表し、１ビツト信号１２３は前
記加数と被加数の第ｉ−１桁における値の組合せ
状態信号p_i-1を表し、１ビツト信号１２２は第ｉ
桁における中間和の絶対値を表す信号s^a _iである。
信号１４１は第ｉ桁における前記中間桁上げを表
す信号v_iの論理否定信号_iであり、信号１４３は
第ｉ−１桁からの前記中間桁上げv_i-1の論理否定
v_i-1であり、信号１４２は第ｉ桁における前記中
間和を表す信号u_iである。出力信号z^s _i１６１およ
びz^a _i１６２は前記最終和の第ｉ桁z_iを表す２ビツ
ト信号である。 第１図において、被加数と加数の第ｉ桁x_i、y_i
が共に非負であるかどうかを表す信号p_i１２１を
求める手段はNAND回路によつて実現され、第
ｉ桁における中間桁上げを表す信号v_iを求める手
段はNOR回路１１２，１１３、排他的OR回路１
１４および複合ゲート１３１で構成する回路によ
つて実現され、第ｉ桁における中間和を表す信号
u_iを求める手段は排他的OR回路１１４および１
３２で構成する回路によつて実現される。特に排
他的OR回路１１４は、被加数の第ｉ桁に大きさ
（つまり絶対値）x^a _i１０２と加数の第ｉ桁の大き
さy^a _i１０４から中間和の絶対値s^a _i１２２を決定
し、排他的OR回路１３２は加数と被加数におけ
る一桁下位桁の状態に応じ、 p_i-1＝０のとき、u_i＝０s^a _i つまり、u_i＝s^a _i p_i-1＝０のとき、u_i＝１s^a _i つまり、u_i＝^a _i のように動作する。ただし、０s^a _i＝s^a _i、１s^a _i
＝^a _iは容易に推察できる。また、中間和を表す信
号u_iと一桁下位からの中間桁上げを表す信号v_i-1
とから第ｉ桁における最終和z^s _i１６１およびz^a _i１
６２を決定する手段は、NAND回路１５１およ
び排他的NOR回路１５２とから構成する回路に
よつて実現される。なお、信号１２１，１２２，
１２３，１４１，１４２および１４３はすべて１
ビツト２値信号である。 また、前記v_iは次の論理式で決定することも可
能である。 v_i＝s^a _i・_i-1＋（x^s _i＋y^s _i）・x^a _i・y^a _i 次に、第２の実施例を第２図により説明する。 第２の実施例は第１の実施例において被加数あ
るいは加数の一方が冗長２進数であり、別の一方
が各桁が非負である冗長２進数（つまり、２進数
と見なすことができるので、以後単に２進数と呼
ぶ）である場合の例である。特に、本例では、被
加数を冗長２進、加数を２進とする。つまり、x_i
は｛−１、０、１｝のいずれかの要素をとり、y_i
は｛０、１｝のいずれかの要素をとる。したがつ
て各桁の中間桁上げを常に非負とし、中間和を常
に非正とすることが可能であるので、第１の実施
例において、常にp_i＝０としてもよい。 つまり、第ｉ桁の中間和s_iおよび第ｉ−１桁の
中間桁上げc_i-1（ｉ＝１、２、…、ｎ）に対して u_i＝−s_i v_i-1＝c_i-1 の式で、前記信号u_iおよびv_i-1を定義する。この
ときs_iは非正の冗長２進数、c_i-1は非負の冗長２
進数である。 また、u_iおよびv_iに対する加算規則は、すべて
のｉに対して常にp_i＝０であるので表２、表３か
ら分るように、前記u_iは表７に示す規則に従つて
決定し、前記v_iは表８に示す規則に従つて決定す
る。ただし、表７、表８はそれぞれ表２および表
３で常にp_i＝０としたものの一部である。

【表】

【表】 また、表６に示すように冗長２進数の２値信号
化を行うと、前記中間和を表す信号u_iおよび中間
桁上げを表す信号v_iはそれぞれ簡単になり、 u_i＝s^a _i v_i＝x^s _i・（x^a _i＋y^a _i） の論理式で決定できる。また、中間和の絶対値を
表す信号s^a _iおよび最終和z_iを表す２ビツト信号z^s _i
z^a _iは前記第１の実施例と同様に決定する。 第２図は、本発明における冗長２進と２進の加
数の場合の一実施例を示す概略回路図である。図
中、ゲート２１１はOR−NAND複合ゲート、ゲ
ート２１２は排他的OR回路、ゲート２３１は
NAND回路、ゲート２３２は排他的NOR回路で
ある。 また、信号x^s _i２０１、x^a _i２０２、_i２２１、u_i
２２２、_i-1２２３、z^s _i２４１およびz^a _i２４２は、
それぞれ第１図における信号x^s _i１０１、x^a _i１０
２、_i１４１、u_i１４２、_i-1１４３、z^s _i１６１お
よびz^a _i１６２と同様であり、信号１０４は２進で
ある加数の第ｉ桁y_iを表す１ビツト信号である。 第２図において、第ｉ桁における中間桁上げを
表す信号v_i（の論理否定）を求める手段は複合ゲ
ート２１１で実現され、第ｉ桁における中間和を
表す信号u_iを求める手段は排他的OR回路２１２
で実現される。また、中間和を表す信号u_iと一桁
下位桁からの中間桁上げを表す信号v_i-1とから第
ｉ桁における最終和z^s _i２４１およびz^a _i２４２を決
定する手段は、NAND回路２３１および排他的
NOR回路２３２とから構成される回路によつて
実現される。 なお、第２図は、第１図において恒等的にp_i＝
０、p_i-1＝０、y^s _i＝０、y^a _i＝y_iと固定し、不要な
ゲート１１１，１３２と複合ゲートの信号p_i-1１
２３に関連する部分を除去し、ゲート１１３を信
号x^s _i１０１を入力とするインバータ回路に置き換
え、インバータ回路１３３とゲート１３２の代り
のNOR回路とNOR回路１１２とゲート１１３の
代りのインバータ回路とをまとめてOR−NAND
複合ゲートにすることによつて得られる。 また、２進数同士の冗長加算は、第２の実施例
において、恒等的にx^s _i＝１、x^a _i＝x_iと置くことに
よつて行える。つまり、２進数同士x_i、y_iの冗長
加算は第２図においてOR−NAND複合ゲート２
１１を信号２０２と２０４を入力とするNOR回
路に置き換えた回路によつて実現できる。 以上の実施例では、加数と被加数の状態信号p_i
を、被加数および加数の第ｉ桁の両方ともが非負
のとき、p_i＝０、少なくとも一方が負のときp_i＝
１とし、冗長２進数の２値信号化を表６のように
した場合であるが、これらを変更した場合にも容
易に実現できる。また、図中の排他的OR回路は
インバータとの種々の組合せによつて排他的
NOR回路に置き換えたり、NAND回路をインバ
ータと組合せてNOR回路に置き換えたり、複合
ゲートや排他的OR回路等をNAND回路、NOR
回路あるいはインバータの組合せで構成したり、
あるいは、それらの逆を容易に行い得ることは既
知である。 例えば、第１の実施例とは逆に、加数と被加数
の第ｉ桁の値の組合せ状態信号p_iを、被加数およ
び加数の第ｉ桁の両方ともが非負のときp_i＝１、
少なくとも一方が負のときp_i＝０とすると、中間
桁上げc_i-1および中間和s_iは次式により、それぞ
れ２進表現v_i-1およびu_iに変換できる。 u_i＝p_i-1＋s_i v_i-1＝p_i-1−c_i-1 このとき、u_iおよびv_iに対する加算規則は、第
１の実施例と同様にして表１から容易に決められ
る。 また、冗長２進数x_i、y_i、z_iの２値信号化を表
９に示すように、−１を11、０を00、１を01で表
現する。

【表】 このとき、前記被加数と加数の第ｉ桁における
値の組合せ状態信号p_i、第ｉ桁における中間和の
絶対値s^a _i、中間和を表す信号u_iおよび中間桁上げ
を表す信号v_iは、それぞれ p_i＝^s _i＋^s _i s^a _i＝x^a _iy^a _i u_i＝s^a _ip_i-1 v_i＝（^a _i＋_i-1）・（x^s _i・y^s _i＋^a _i＋^a _i） の論理式で決定できる。また最終和z_iは z^s _i＝_i・v_i-1 z^a _i＝u_iv_i-1 論理式で表わされる２ビツト信号z^s _iz^a _iで与えられ
る。本例の回路図は第３図のように構成できる。 第３図は、本発明の別の実施例を示す概略回路
図である。図中、ゲート３１１はNOR回路、ゲ
ート３１２，３５１はNAND回路、ゲート３１
３は排他的OR回路、ゲート３３２は排他的NOR
回路、ゲート３５２はインバータ回路、ゲート３
３１はAND−NOR複合ゲート、ゲート３５２は
OR−NAND複合ゲートである。 また、信号３０１，３０２，３０３，３０４，
３２１，３２２，３２３，３４１，３４２，３４
３，３６１および３６２は第１図における信号x^s _i
１０１、x^a _i１０２、y^s _i１０３、y^a _i１０４、p_i１２
１、s^a _i１２２、p_i-1１２３、_i１４１の論理否定、
u_i１４２の論理否定、_i-1１４３の論理否定、z^s _i
１６１およびz^a _i１５２に対応する。 以上の第１図および第３図の実施例の回路図
は、６トランジスタの排他的OR、排他的NOR回
路を使用すると、それぞれ44トランジスタおよび
42トランジスタであり、クリテイカル・パスのゲ
ート段数は共に４ゲート段となる。 以上の実施例では、冗長２進数同士の冗長加
算、冗長２進数と各桁が非負の冗長２進数との冗
長加算について示したが、本発明は、冗長２進数
と各桁が非正の冗長２進数との冗長加算あるいは
減算についても容易に適用できることが類推でき
る。さらに、本発明例はCMOS回路を意識した
２値論理で実現したが、他のテクノロジ（例え
ば、NMOS、ECL、TTL、IIL等）あるいは多
値論理を利用しても容易に実現できる。 本実施例によれば、冗長２進数同士の加算の実
行に要する遅延が演算数の桁数に関係なく、一律
に４ゲート段となり、従来に比べ加算演算１回当
り約１〜２ゲート段短縮される。また、加算演算
の１桁分に相当する回路は約42トランジスタ程度
の素子で構成できるため、冗長加算器の素子数に
おいて従来の約２〜３割程度を削減でき、かつ、
回路構成が簡単化できる等の効果がある。 発明の効果 本発明によれば、演算処理装置の内部演算にあ
らわれる加減算に各桁が正、０、負の値をとり得
る符号付きデイジツト表現数を利用する際に、加
（減）算用セルが簡単な回路で実現でき、加減算
が桁数によらず一定時間で処理できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のLSI化が容易かつ経済的にな
る、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す概略回路
図、第２図は本発明の第２の実施例を示す概略回
路図、第３図は本発明の第３の実施例を示す概略
回路図である。 １１１，１５１，２３１，３１２，３５１……
NAND回路、１１２，１１３，３１１……NOR
回路、１３３，３５３……インバータ回路、１１
４，１３２，２１２，３１３……排他的OR回
路、１５２，２３２，３３２……排他的NOR回
路、１３１，３３１……AND−NOR複合回路、
２１１，３５２……OR−NAND複合回路。

Claims (1)

1. 【特許請求の範囲】 １ 加（減）算の各ｉ桁毎に加（減）数と被加
   （減）数から第ｉ桁における中間和（中間差）ｓ
   と中間桁上げ（中間桁借り）ｃを求める演算ステ
   ツプと、前記第ｉ桁の中間和（中間差）ｓおよび
   １桁下位の第ｉ−１桁からの中間桁上げ（中間桁
   借り）ｋの和ｓ＋ｋを求める演算ステツプとの２
   ステツプからなる演算処理装置において、加
   （減）算の各ｉ桁毎に、加数の第ｉ−１桁および
   被加数の第ｉ−１桁の各値の組合せ状態を表す２
   値信号ｐを求める第１の手段と、加数の第ｉ桁お
   よび被加数の第ｉ桁および前記信号ｐを入力とし
   て、前記信号ｐと前記第ｉ桁における中間和（中
   間差）ｓとの差ｐ−ｓあるいは和ｐ＋ｓあるいは
   それらの論理否定のいずれかで決定される２値信
   号ｕを求める第２の手段と、加数の第ｉ−１桁お
   よび被加数の第ｉ−１桁および第ｉ−２桁に設け
   られた第１の手段の出力信号ｑを入力として前記
   信号ｐと前記第ｉ−１桁からの中間桁上げ（中間
   桁借り）ｋとの和ｐ＋ｋあるいは差ｐ−ｋあるい
   はそれらの論理否定で決定される２値信号ｖを求
   める第３の手段と、前記信号ｕと前記信号ｖのみ
   を入力として、前記第ｉ桁における中間和（中間
   差）ｓと前記第ｉ−１桁からの中間桁上げ（中間
   桁借り）ｋとの和ｓ＋ｋを求める第４の手段とを
   有することを特徴とする演算処理装置。 ２ 加（減）数あるいは被加（減）数のうちの少
   なくとも一方の各桁を、前記桁の符号部を表す１
   ビツト２値信号と前記桁の絶対値の大きさを特定
   する１ビツト２値信号とからなる２ビツト信号で
   表現することを特徴とする特許請求の範囲第１項
   記載の演算処理装置。