JPH061435B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は算術演算処理装置に係り、特にセル配列構造を
持ち、ＬＳＩ化に好適な高速演算処理装置に関する。

従来の技術 従来、例えば高速乗算器に関しては、電子通信学会論文
誌、Ｖｏｌ．Ｊ６６−Ｄ，No.６（１９８３年）第６８
３頁から第６９０頁において論じられており、また、高
速除算器に関しては、電子通信学会論文誌、Ｖｏｌ．Ｊ
６７−Ｄ，No.４（１９８４年）第４５０頁から第４５
７頁において論じられている。これらは各桁を｛−１，
０，１｝の要素で表す冗長２進表現（一種の拡張ＳＤ表
現）を利用して、組合せ回路により乗算あるいは除算を
実行する演算器である。したがって、演算処理時間や規
則正しい配列構造の点で他の演算器より優れているが、
素子数や面積の削減、ＭＯＳ回路での実現等の実用化の
点については配慮されていなかった。

発明が解決しようとする問題点 上記従来技術では、高速演算器に関し、ＮＯＲとＯＲが
同時にとれるＥＣＬ論理素子の特長を活かして乗算ある
いは除算等を組合せ回路として実現する方法が提案され
ているが、素子数の削減、他の回路系による実現等の実
用化面についてあまり配慮されておらず、 (1)演算数の桁数が大きくなると素子数が膨大となり１
個のＬＳＩチップで実現することが難しい。

(2)ＮＯＲとＯＲを同時にとることができないＭＯＳ回
路等で実現する場合、ＯＲをＮＯＲとインバータの２段
の素子で構成する必要があり、それだけ演算回路の段数
が多くなるため、演算遅延時間が大きくなる。

等の問題がある。

本発明の目的は、このような従来の問題点を改善し、演
算処理装置を配列構造でかつ素子数の少ない組合せ回路
として実現し、桁上げ値の伝播を最小にすると共に回路
構成を簡単化することによってＬＳＩに実装が容易であ
る高速な演算処理装置を提供することにある。

問題点を解決するための手段 上記目的は、制御信号の値によって少なくとも一方が符
号付ディジット数である複数の演算数の加算あるいは減
算を行う加減算手段を備えた演算処置装置において、前
記加減算手段が、各桁毎に、（ａ）複数の演算数を入力
してそれらの加算（減算）における中間桁上げ（中間桁
借り）を決定する中間桁上げ（中間桁借り）決定手段
と、（ｂ）前記演算数を入力してそれらの加算（減算）
における中間和（中間差）を決定する中間和（中間差）
決定手段と、（ｃ）前記中間和（中間差）決定手段で求
めた中間和（中間差）と一桁下位桁に設けられた前記中
間桁上げ（中間桁借り）決定手段で求めた下位桁からの
中間桁上げ（中間桁借り）とから加算（減算）の結果を
決定して出力する最終和（最終差）決定手段と、（ｄ）
前記制御信号と符号付ディジット数を入力して、その制
御信号の値によりその符号ディジット数の符号を反転す
る符号反転手段とを有し、加減算等の演算を符号付ディ
ジット数の加算（減算）手段で実行することによって達
成される。

さらに、（ｅ）制御信号と少なくとも一つの演算数を入
力して、その制御信号の値によりその演算数を定数に入
れ替えて出力する定数設定手段を有し、中間桁上げ（中
間桁借り）決定手段および中間和（中間差）決定手段が
共に定数設定手段の出力を少なくとも一つの共通の入力
とすることによって、演算数の０倍や桁シフト等の演算
を符号付ディジット数の加算（減算）手段で実行するこ
とにより、達成される。

作用 例えば、内部演算において、各桁を０、正整数およびそ
の正整数に対応する負整数のいずれかの要素で表す符号
付ディジット拡張ＳＤ（Signed Dight）表現を用いて内
部演算数を表す。つまり、各桁を｛−１，０，１｝，
｛−２，−１，０，１，２｝あるいは｛−Ｎ，……，−
１，０，１，……，Ｎ｝等のいずれかの要素で表し、１
つの数をいくとおりかに表せるように冗長性をもたせ
る。そのとき、中間桁上げ（あるいは中間桁借り）決定
手段と中間和（あるいは中間差）決定手段は、下位桁か
らの桁上げ（あるいは桁借り）があっても、その桁の中
間和（あるいは中間差）との下位桁から桁上げ（あるい
は桁借り）との和（あるいは差）が必ず１桁内に収まる
ように、その桁の中間桁上げ（あるいは中間桁借り）と
中間和（あるいは中間差）をそれぞれ決定することがで
きる。それによって、加算（あるいは減算）において桁
上げ（あるいは桁借り）の伝播を防止でき、組合せ回路
による並列加算（あるいは減算）が演算数の桁数に関係
なく一定時間で行える。例えば、各桁を｛−１，０，
１｝の要素で表す拡張ＳＤ表現（つまり、冗長２進表
現）では、加算（あるいは減算）において桁上げ（ある
いは桁借り）が高々１桁しが伝播しないようにすること
ができる。このことに関しては、電子通信学会論文誌、
Ｖｏｌ．Ｊ６７−Ｄ，No.４（１９８４年）第４５０頁
から第４５７頁あるいは電子通信学会論文誌、Ｖｏｌ．
Ｊ６６−Ｄ，No.６（１９８３年）第６８３頁から第６
９０頁などに説明がある。

また、反転手段は、前記中間桁上げ（あるいは中間桁借
り）決定手段および前記中間和（あるいは差）決定手段
の入力となる複数の内部演算数の一つを入力とし、演算
が減算であるか加算であるかの制御信号により、その演
算数の正負を反転したり、しなかったりする。それによ
って、加減算のいずれでも加算（あるいは減算）のみで
実行することができるので素子数の削減が可能である。

さらに、定数設定手段は、０，１等の制御信号の値に従
って、内部演算数の一方を０にすることができる。それ
によって、演算数の桁シフトや０倍等の演算を加算（あ
るいは減算）を用いて行えるので、内部演算処理に加減
算と桁シフト等との振分けを行う回路を省け、演算回路
のゲートの段数を少なくすることができる。

したがって、個々の内部演算の各桁を決定する回路の素
子数および段数を少なくでき、かつこれらの回路の規則
正しい配列構造として高速な演算回路を構成できるの
で、高速演算処理装置ＬＳＩ化が実現できる。

実施例 以下、本発明の一実施例を図面により説明する。

第２図は、本発明の一実施例を構成を示すブロック図で
ある。特に、本実施例では、ｎ桁の符号なしｒ進小数の
除算器について説明する。なお、第２図は、ｎ＝８，ｒ
＝２の場合のブロック図である。図中、被除数２０は小
数点以下第１桁、第２桁，……第ｎ桁の値ｘ₁，ｘ₂，…
…，ｘ_nにそれぞれ対応する信号の形で初期部分剰余決
定回路１００に入力される。除数４０も、同様に小数点
以下第１桁、第２桁，……，第ｎ桁の値ｙ₁，ｙ₂，…
…，ｙ_nを表わす信号の形で初期部分剰余決定回路１０
０及び部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……に入力される。商６０は、整数第１桁
ｚ₀，小数点以下第１桁ｚ₁，小数点以下第２桁ｚ₂，…
…，小数点以下第ｎ桁ｚ_nのｒ進数としてｒ進への変換
回路１０より出力される。初期部分剰余決定回路１００
は、被除数〔０．ｘ₁ｘ₂，……ｘ_n〕_r２０および除数
〔０．ｙ₁ｙ₂，……，ｙ_n〕_r４０を入力として、商の整
数第１桁を決定した後の部分剰余あるいは部分剰余の符
号の反転したものを出力する回路である。特に、被除数
および除数を正規化していると、ｘ₁＝ｙ₁＝１となり、
ｑ₀＝１と簡単に求まる。ただしｑ₀はｒ進数への変換回
路１０の入力となる基数ｒのＳＤ表現数における商［ｑ
₀，ｑ₁，ｑ₂……ｑ_n］_SDrの整数第１桁である。以下、
被除数および除数の正規化されたものに対して説明す
る。

また、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５……は、それぞれ図中の上段の部分剰余決定
回路（あるいは初期部分剰余決定回路１００）の出力お
よび除数４０およびそれぞれ同じ段に対応する商決定用
セル２０１，２０２，２０３，２０４，２０５……の出
力である制御信号２５１，２５２，２５３，２５４，２
５５……を入力として、次段（つまり下段）の部分剰余
決定回路への入力となる部分剰余あるいは部分剰余の符
号の反転したものを出力する回路である。

商決定用セル２０１，２０２，２０３，２０４，２０５
……は、それぞれ上段（例えば、ｊ−１段）の部分剰余
決定回路の出力である部分剰余あるいは部分剰余の符号
の反転したものの上位３桁および上段（つまり、ｊ−１
段）の商決定用セルで既に決定された拡張ＳＤ表現で表
わされた商の小数点以下第ｊ−１桁目の値を入力とし、
商の小数点以下第ｊ桁目の値および、それぞれ同段（つ
まり、ｊ段）の部分剰余決定回路に対する制御信号２５
１，２５２，２５３，２５４，２５５，……を出力する
回路である。

ｒ進への変換回路１０は、商決定セル２０１，２０２，
２０３，２０４，２０５，……において、それぞれ決定
された拡張ＳＤ表現で表わされた商の各桁を入力とし、
各桁が非負の通常のｒ進数の商〔ｚ₀，ｚ₁，ｚ₂……
ｚ_n〕_r６０を出力する回路である。

次に、これらのブロック図を用いた除算法について、簡
単に説明する。

減算シフト形除算法は一般に次に漸化式で表わされる。

Ｒ^(j+1)＝ｒ×Ｒ^(j)−ｑ_j×Ｄ ここで、ｊは漸化式の指数、ｒは基数、Ｄは除数、ｑ_j
は商の小数点以下ｊ桁目、Ｒ^(j)はｑ_jを決定する前の部
分被除数、Ｒ^(j+1)はｑ_jを決定した後の部分剰余であ
る。したがって、漸化式の各指数ｊ毎に、商ｑ_jを決定
する商決定用セルと、ｑ_jの値に従ってｒ×Ｒ^(j)からＤ
を減じたり、減じなかったりする部分剰余決定回路とを
設け、除算器を組合せ回路として実現できる。

上記のような内部演算に拡張ＳＤ表現を用いることによ
って高速な除算器の実現が可能である。そのとき、例え
ば、基数２の拡張ＳＤ表現を用いて、整数部１ビット、
小数部ｎビットの符号なし２進数Ｘを、 Ｘ＝〔ｘ₀．ｘ₁……ｘ_n〕_SD2 で表現すると、Ｘは という値を表わす。ただし、各桁ｘ_iは｛−１，０，
１｝の要素である。この場合、上記漸化式において、除
数Ｄおよび各部分剰余Ｒ^(j)を基数２の拡張ＳＤ表現で
表わすと、ｑ_jの値に応じて、ｑ_j＝−１のときはＲ^(j)
を左へ１桁シフトした後、Ｄを加算し、ｑ_j＝０のとき
はＲ^(j)を左へ１桁だけシフトし、ｑ_j＝１のときはＲ
^(j)を左へ１桁シフトした後、Ｄを加算する必要があ
る。

本発明では、特に、商の小数点以下ｊ桁目ｑ_jの値に応
じて、拡張ＳＤ表現の内部演算数の正負の反転をする手
段（回路）および内部演算数に０を割り当てる手段によ
り、ｑ_jを決定した後の部分剰余Ｒ^(j+1)は、 Ｒ^(j+1)＝Ｐ^(j)（Ｐ^(j)（ｒ×Ｒ^(j)）＋Ｄ^(j)） のように拡張ＳＤ表現の加算のみで決定することができ
る。ここで、Ｐ^(j)は正負の反転を行う関数である。

今、部分剰余Ｒ^(j)の代わりに部分剰余Ｒ^(j)と符号だけ
異なる値Ａ^(j)を考える。以下、この値も部分剰余と呼
ぶ。Ａ^(j+1)は、 Ａ^(j+1)＝Ｐ^(j)（ｒ×Ｒ^(j)）＋Ｄ^(j) と定義する。ただしＰ^(j)は、前記ｑ_jの値に応じて正負
の反転を行う関数である。

まず、初期部分剰余決定回路１００において、 Ａ⁽¹⁾＝〔０．_{1 2}……_n〕_SD2＋〔０．ｙ₁ｙ₂……ｙ_n〕_SD2 の計算を行い、部分剰余Ａ⁽¹⁾を決定する。ただし、ｉ
＝１，……，ｎに対して、₁はｘ₁の符号を反転した数
である。さらに、ｉ＝１，……，ｎに対して、ｙ_iは常
に非負であるので、初期部分剰余回路１００は冗長２進
数と各桁が非負の冗長２進数の加算回路により実現でき
る。また、ｘ₁，ｘ₂，……，ｘ_n，ｙ₁，ｙ₂，……，ｙ_n
は非負であるから、初期部分剰余決定回路１００は、各
桁が非負の冗長２進数（つまり２進数）同士の減算回路
つまり通常の減算回路で実現できる。なお、x₁=1,y₁=1
であるので、冗長２進表現の商の整数第１桁は、ｑ₀＝
１である。

次に、部分剰余Ａ^(j)＝〔▲ａ^j ₀▼．▲ａ^j ₁▼ ▲ａ^j ₂
▼……▲ａ^j _n▼〕_SD2 および商の小数点以下第ｊ−１桁ｑ_j-1が既に決定され
ている場合の小数点以下第ｊ桁ｑ_jおよび部分剰余Ａ
^(j+1)の決定について説明する。

商の小数点以下第ｊ桁ｑ_jは、ｊ段目の商決定用セル２
０１，２０２，２０３，２０４，２０５……において、
部分剰余Ａ^(j)の上位３桁 〔▲ａ^j ₀▼．▲ａ^j ₁▼ａ₂〕_SD2の値および商の小数点以
下第ｊ−１桁ｑ_j-1によって決定される。つまり、Ａ^(j)
の上位３桁の値が正ならｑ_j＝sign（−ｑ_j-1），０なら
ｑ_j＝０，負ならｑ_j＝−sign（−ｑ_j-1）と決定する。
ただしsign（−ｑ_j-1）は、 と定義する。

また、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……のうちｊ段目の回路において、Ａ
^(j+1)＝Ｐ^(j)（２×Ｐ^(j-1)(A^(j)））＋Ｄ^(j) の計算を行い、部分剰余▲Ａ^j _i+1▼を決定する。ただ
し、上式の第１項は、 (i)sign（−ｑ_j-1）×sign（−ｑ_j）＝１のとき、 Ｐ^(j)（２×Ｐ^(j-1)(A^(j)））＝〔▲ａ^j ₀▼ ▲ａ^j ₁▼．▲ａ^j ₂▼……▲ａ^j _n▼
０〕_SD2 (ii)sign（−ｑ_j-1）×sign（−ｑ_j）＝−１のとき、 Ｐ^(j)（２×Ｐ^(j-1)(A^(j))）＝〔▲^j ₀▼ ▲^j ₁▼．▲^j ₂▼……▲^j _n▼
０〕_SD2 であり、第２項は、 (i)ｑ_j≠０のとき、 Ｄ^(j)＝〔０．ｙ₁ｙ₂……ｙ_n〕_SD2 (ii)ｑ_j＝０のとき、 Ｄ^(j)＝〔０．００……０〕_SD2 であり、各桁が非負の冗長２進数である。したがって部
分剰余決定回路１０１，１０２，１０３，１０４，１０
５，……は、冗長２進と各桁が非負の冗長２進数の加算
回路、冗長２進数の反転回路および加算数を決定する回
路によって実現できる。この場合、部分剰余決定回路へ
の各制御信号２５１，２５２，２５３，２５４，２５５
……は、それぞれ商の対応する桁ｑ_jの大きさ、および
−ｑ_jとｑ_j-1の相違の有無から構成される。

最後に、ｊ＝１からｎまで上のように商の各桁ｑ_jを決
定し、商Ｑ＝〔ｑ₀．ｑ₁ｑ₂……ｑ_n〕_SD2が求まると、
ｒ進への変換回路１０によって拡張ＳＤ表現された商Ｑ
を通常のｒ（つまり２）進表現ｚ＝〔ｚ₀．ｚ₁ｚ₂……
ｚ_n〕_r６０に変換する。ｒ進への変換回路１０は、冗長
２進表現の商Ｑで１になっている桁だけを１にした符号
なし２進数Ｑ⁺から、商Ｑで−１になっている桁だけを
１にした符号なし２進数Ｑ^-の通常の減算Ｑ⁺−Ｑ^-を行
い、順次桁上げ加算回路あるいは桁上げ先見加算回路な
どによって実現できる。

以上が第２図に示した除算器を構成する個々のブロック
を用いた除算法の説明であるが、第２図における各商決
定用セル２０２，２０３，２０４，２０５，２０６，…
への上位の商決定用セルからの入力信号線２７１，２７
２，２７３，２７４，…は、未使用である場合には省略
してもよい。

次に、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，…について説明する。

第３図は、第２図における各部分剰余決定回路１０１，
１０２，１０３，１０４，１０５，…の一構成例を示し
たブロック図である。部分剰余決定回路３００（１０
１，１０２，１０３，…）は、ｎ＋１個の冗長加算用セ
ル３１０，３１１，３１２，３１３，……，３２９，３
３０のアレイである。今、仮に部分剰余決定回路３００
が第２図におけるｊ段目の部分剰余決定回路とすると、
被加算数に対応する入力３４０，３４１，３４２，３４
３，…，３５９は、それぞれ前段（つまり、ｊ−１段）
で決定された部分剰余の各桁▲ｒ^j ₁▼，▲ｒ^j ₂▼，…
…，▲ｒ^j _n▼，あるいは、▲ａ^j ₁▼，▲ａ^j ₂▼，……，
▲ａ^j _n▼の値を表わす。加算数に対応する入力３６１，
３６２，３６３，……，３７９，３８０は、それぞれ除
数の各桁ｙ₁，ｙ₂，……，ｙ_nを表す。制御信号３９０
は、第１図における制御信号２５１，２５２，…のいず
れかであり、同じ段（つまりｊ段）の商決定用セルにお
いて、商の既に決定されたｑ_jあるいはｑ_j-1から決まる
信号である。下位の冗長加算用セルから上位の冗長加算
用セルへの入力４４１，４４２，４４３，……，４５０
は、それぞれ下位桁からの中間桁上げ表す。また、各冗
長加算セル３１０，３１１，３１２，……，３３０の出
力４１０，４１１，４１２，……，４３０は、それぞれ
部分剰余の各桁 ▲ｒ^j+1 ₀▼，▲ｒ^j+1 ₁▼，▲ｒ^j+1 ₂▼，……，▲ｒ^j+1 _n
▼，あるいは、▲ａ^j+1 ₀▼，▲ａ^j+1 ₁▼，▲ａ^j+1 ₂▼，
……，▲ａ^j+1 _n▼の値を表す。なお、ｒ＝２、つまり２
進表現の場合、除数の小数点以下第１桁は、ｙ₁＝１と
固定しているから、入力３６１を省略してよい。また、
最終桁の桁上げ４５０を省略することも可能である。

冗長加算用セル３１０，３１１，３１２，３１３，…
…，３２９，３３０は、部分剰余Ｒ^(j+1)あるいはＡ
^(j+1)の整数第１桁、小数点以下第１桁、小数点以下第
２桁，……，小数点第ｎ桁をそれぞれ決定するセルであ
る。これらの冗長加算用セルのうち、素子数削減のた
め、小数点以下第２桁から小数点以下第ｎ−１桁の冗長
加算用セル３１２，３１３，……，３２９を基本セルで
構成し、上記２桁の冗長加算用セル３１０，３１１およ
び最下位桁（つまり、小数点第ｎ桁）の冗長加算用セル
３３０を例外的なセルとしてもよい。また、上位２桁の
冗長加算用セル３１０，３１１を同段（つまり、ｊ段）
の商決定用セルをまとめて１つのセルとすることも可能
であり、あるいは、ｊ段の最下位桁の冗長加算用セル３
３０とｊ＋１段の小数点以下第ｎ−１桁の冗長加算用セ
ル３２９を１つのセルにまとめて、素子数を削減するこ
とも可能である。また、n/2<j≦n-1の範囲の整数ｊに対
して、ｊ段目の部分剰余決定回路において、小数点以下
第２×（n-j+1）桁以降の冗長加算用セルを省略しても
よい。第２図は、特に、この部分を省略した例を示して
いる。

第１図は、第３図における各冗長加算用セル３１２，３
１３，……，３２９を構成する。基本セルの構成例を示
すブロック図である。

基本セル５１０（３１２，３１３，……，）は、正負反
転回路５１１、除数変換回路５１２、中間和決定回路５
１３、中間桁上げ決定回路５１４および最終和決定回路
５１５から構成される。入力５２１は、部分剰余Ａ^(j)
の小数点以下第ｉ＋１桁▲ａ^j _i+1▼の値を表す２ビット
信号であり、制御信号５２３は、商を小数点以下第ｊ桁
ｑ_jの大きさ、および−ｑ_j-1と−ｑ_jとの符号の相違の
有無を表す２ビットの信号である。正負反転回路５１１
の出力５２４は、冗長２進の被加算数▲ｅ^j _i▼を表す２
ビット信号である。また、除数変換回路５１２の出力５
２５は、２進の加算数▲ｄ^j _i▼を表す１ビット信号であ
る。

信号５２６は、小数点以下第ｉ桁の中間和▲Ｓ^j _i▼を表
す１ビット信号であり、信号５２７は小数点以下第ｉ桁
の中間桁上げの有無を表す１ビット信号であり、信号５
２８は小数点以下第ｉ＋１桁からの中間桁上げの有無を
表す１ビット信号である。出力５２９は部分剰余Ａ
^(j+1)の小数点以下第ｉ桁▲ａ^j+1 _i▼の値を表す２ビッ
ト信号である。

正負反転回路５１１は、商の小数点以下第ｊ，ｊ−１桁
ｑ_j，ｑ_j-1の符号の相違に応じて、部分剰余の小数点以
下第ｉ＋１桁▲ａ^j _i+1▼を決定する回路である。

つまり、sign（−ｑ_j-1）×sign（−ｑ_j）＝１のとき、 ▲ｅ^j _i▼＝▲ａ^j _i+1▼，sign（−ｑ_j-1）×sign（−
ｑ_j）＝−１のとき、▲ｅ^j _i▼＝▲^j _i+1▼と正負の反
転を行い、被加算数を決定する。ただし、▲ａ^j _i+1▼＝
ならば−▲^j _i+1▼＝１，▲ａ^j _i+1▼＝０ならば、−▲
^j _i+1▼＝０，▲ａ^j _i+1▼＝１ならば、−▲^j _i+1▼＝
−１である。

除数変換回路５１２は、商の小数点以下第ｊ桁ｑ_jの大
きさに応じて、加算数の小数点以下第ｉ桁▲ｄ^j _i▼を決
定する回路である。つまり、ｑ_j≠０のとき、▲ｄ^j _i▼
＝ｄ_i，ｑ_j＝０のとき、▲ｄ^j _i▼＝０となるように０の
割り当てにより加算数を決定する。ただし、ｄ_iは除数
お小数点以下第ｉ桁ｙ_iの値を表す。

中間和決定回路５１３は、冗長２進の被加算数▲ｅ^j _i+1
▼と通常の２進の加算数▲ｄ^j _i▼の冗長加算により中間
和を決定する回路である。つまり、表１に示すように中
間和を決定する。

中間桁上げ決定回路５１４は、被加算数▲ｅ^j _i+1▼と加
算数▲ｄ^j _i▼の冗長加算により中間桁上げ値を決定する
回路である。つまり、表２に示すように中間桁上げ値を
決定する。

最終和決定回路５１５は、小数点以下第ｉ桁の中間和と
小数点以下第ｉ＋１桁の中間桁上げ値の和を求め、部分
剰余Ａ^(j+1)の小数点以下第ｉ桁▲ａ^j+1 _i▼を決定する
回路である。

以上が第２図に示した部分剰余決定回路１０１．１０
２，１０３，１０４，１０５，…の構成法についての説
明である。

また、初期部分剰余決定回路１００は、基本的には、部
分剰余決定回路１０１，１０２，…と同様に、基本セル
５１０においてｑ₀＝１の場合のセルのアレイとして構
成することができる。なお、初期部分剰余決定回路１０
０は、通常の２進数同士の冗長減算あるいは、通常の２
進数と各桁が非正の冗長２進数の冗長加算であるため、
各桁の中間桁上げを常に０とすることができ、各セルを
簡単化することが可能である。

次に商決定用セル２０１，２０２，２０３，２０４，２
０５，…の構成法について簡単に説明する。

第４図は、第２図における各商決定用セル２０１，２０
２，２０３，２０４，２０５，……の構成例を示すブロ
ック図である。

商決定用セル５５０（２０１，２０２……）は、商決定
用回路５５１、正負反転回路５５２および制御信号決定
回路５５３から構成される。入力５６０，５６１および
５６２は、それぞれ部分剰余の上位３桁▲ｒ^j ₀▼，▲ｒ
^j ₁▼および▲ｒ^j ₂▼，あるいは▲ａ^j ₀▼，▲ａ^j ₁▼およ
び▲ａ^j ₂▼の値を表す２ビット信号であり、入力５６３
は商の小数点以下第ｊ−１桁ｑ_j-1から決定される１ビ
ット信号である。信号５６４は、商の小数点以下第ｊ桁
ｑ_jと符号の違いがある仮の値を表す２ビット信号であ
る。また、出力５６５は商の小数点以下第ｊ桁ｑ_jの値
を表す２ビット信号であり、出力５６６は部分剰余決定
回路１０１，１０２，…を制御する２ビット信号であ
る。

商決定回路５５１は、部分剰余の上位３桁５６０，５６
１および５６２の値〔▲ｒ^j ₀▼．▲ｒ^j ₁▼ ▲ｒ^j ₂▼〕
_SD2あるいは〔▲ａ^j ₀▼．▲ａ^j ₁▼ ▲ａ^j ₂▼〕_SD2によ
って商の小数点以下第ｊ桁ｑ_jの仮の値５６４を決定す
る回路である。つまり、部分剰余の上位３桁の値が正な
ら仮の値は１，０なら仮の値は０、負なら仮の値は−１
である。

正負反転回路５５２は、商の小数点以下第ｊ−１桁ｑ
_j-1の値に応じて正負の反転を行い、商の小数点以下第
ｊ桁ｑ_jを決定する回路である。つまり、ｑ_j-1＝１のと
き、１を−１に、−１を１に置き換える正負の反転を行
い。ｑ_j-1＝−１，０のときは、そのままの値を出力す
る。

制御信号決定回路５５３は、ｑ_jの大きさ、および−ｑ_j
と−ｑ_j-1の符号の相違の有無を決定する回路である。
なお、本回路５５３は商決定回路５５１と共通する部分
が多く、通常は素子数削減のため、これらの２回路をま
とめて共通する部分を共有化する。

以上が商決定用セルの構成法の説明である。

次に、上記の構成法に従って実現した具体的な回路につ
いて説明する。

まず、各信号に対し２値符号化の一例を次に示す。

冗長２進表現の１桁▲ａ^j _i▼あるいはｑ_jを２ビット▲
ａ^j _i+▼ ▲ａ^j _i-▼，あるいはｑ_j+ｑ_j-でそれぞれ表
し、−１を１１，０を１０，１を０１と２値符号化す
る。このとき、商の小数点以下第ｊ桁ｑ_jの大きさおよ
び符号は、それぞれｑ_j-およびｑ_j+で表わせる。また、
商の小数点以下第ｊ桁ｑ_jとj-1桁ｑ_j-1との符号の相違
の有無の信号をｔ_jとする。つまり、符号の相違があれ
ば（sign（−ｑ_j）×sign（−ｑ_j-1）＝-1のとき）、ｔ
_j＝０、なければ（sign（−ｑ_j）×sign（−ｑ_j-1）＝
１のとき）、ｔ_j＝１とする。したがって、ｔ_jは、制御
信号決定回路５５３において、 ｔ_j＝▲ａ^j ₀₊▼・（▲ａ^j _0-▼＋▲ａ^j ₁₊▼）・ ▲ａ^j
_0-▼＋▲ａ^j _1-▼＋▲ａ^j ₂₊▼）・（▲ａ^j _0-▼＋▲ａ^j _1-
▼＋▲ａ^j _2-＋ｑ_j-1+▼） で決定できる。また、ｑ_j-，ｑ_j+は、それぞれ ｑ_j-＝▲ａ^j _0-▼＋▲ａ^j _1-▼＋▲ａ^j _2-▼ の式で決定できる。ただし、・は論理積（ＡＮＤ）を、
＋は倫理和（ＯＲ）を、は排他的論理和（ＥＸ−Ｏ
Ｒ）を、 および はそれぞれ▲ａ^j _i-▼＋▲ａ^j _k+▼およびｑ_j-の倫理否定
を表す演算子である。

さらに、第１図における加算数▲ｄ^j _i▼５２５、中間和
▲Ｓ^j _i▼５２６および中間桁上げ▲Ｃ^j _i▼５２７は、そ
れぞれ ▲ｄ^j _i▼＝ｙ_i・ｑ_j- ▲Ｓ^j _i▼＝▲ａ^j _i+1-▼ ▲ｄ^j _i▼ ▲Ｃ^j _i▼＝（▲ａ^j _i+1+▼ ｔ_j）・▲ａ^j _i+1-▼＋▲
ｄ^j _i▼・▲^j _i+1-▼ の式で決定できる。また、基本セル５１０の出力▲ａ
^j+1 _i▼は、 ▲ａ^j+1 _i+▼＝▲Ｓ^j _i▼＋▲^j _i+1▼ ▲ａ^j+1 _i-▼＝▲Ｓ^j _i▼ ▲Ｃ^j _i+1▼ の式で決定できる。

第５図は、上記の２値符号化により第１図の基本セル５
１０をＣＭＯＳ回路で実現した回路図の一例を示す。ゲ
ート６１１，６２５はＥｘ−ＯＲ、ゲート６１２はイン
バータ、ゲート６１３は２入力ＮＯＲ、ゲート６３１は
２入力ＮＡＮＤ、ゲート６３２はＥｘ−ＮＯＲゲートで
ある。また、ｐチャンネル・トランジスタ６２１とｎチ
ャンネル・トランジスタ６２２、およびｐチャンネル・
トランジスタ６３２とｎチャンネル・トランジスタ６２
４は、それぞれトランスファー・ゲートを構成してい
る。

また、▲ａ^j _i+1+▼６０１および▲ａ^j _i+1-▼６０２は第
１図における２ビットの入力５２１であり、除数の小数
点以下第ｉ桁ｙ_iの論理否定▲_i▼６０３は第１図にお
ける入力５２２である。▲_j-▼６０４およびｔ_j６０
５は第１図における２ビットの制御信号を構成する。ま
た、▲ｄ^j _i▼６１４は第１図における加算数５２５であ
り、信号６１５および６０２が被加算数５２４に相当す
る情報を与える。さらに、中間和を示す信号▲−^j _i▼
６２６あるいは中間桁上げの有無を表す信号▲Ｃ^j _i▼６
２７，▲Ｃ^j _i+1▼６２８は、それぞれ第１図における１
ビット信号５２６あるいは５２７，５２８に対応する。
出力▲ａ^j+1 _i+▼６３３および▲ａ^j+1 _i-▼６３４は第１
図における部分剰余の小数点以下第ｉ桁を表す２ビット
信号５２９である。

また、第１図における除数変換回路５１２はＮＯＲゲー
ト６１３で、正負反転回路５１１はＥｘ−ＯＲゲート６
１１およびトランスファー・ゲート６２１，６２２によ
って、中間和決定回路５１３の核はＥｘ−ＯＲ６２５
で、中間桁上げ決定回路５１４はインバータ６１２，ト
ランスファー・ゲート６２１，６２２およびトランスフ
ァー・ゲート６２３，６２４によって、最終和決定回路
５１５はＮＡＮＤゲート６３１およびＥｘ−ＮＯＲゲー
ト６３２によって、それぞれ構成されている。

なお、本例ではトランスファー・ゲートを用いている
が、通常のゲートを用いて実現することも可能である。

第６図は、第５図においてトランスファー・ゲートを使
用した部分回路７００をＮＯＲゲートによって構成した
一例である。ゲート７０１，７０２，７０３は共に２入
力ゲートであり、この場合、ゲート７０１および６１２
は第１図における正負反転回路５１１の一部分を、ゲー
ト７０２および７０３は中間桁上げ決定回路５２７を構
成する。ただし、第６図のようにすると回路の段数およ
び素子数が増えるので、複合ゲートを用いた構成も可能
である。

次に、第４図の商決定用セル５５０のＣＭＯＳ回路での
実現について説明する。

第７図は、前記の２値符号化による商決定用セル５５０
の一実施例を示すＣＭＯＳ回路図である。図中、ゲート
８１１はインバータ、ゲート８１３および８２３は２入
力のＮＯＲ、ゲート８１４，８１５および８２２は３入
力のＮＯＲ、ゲート８１２および８２１は４入力ＮＯ
Ｒ、ゲート８３１はＥｘ−ＮＯＲゲートである。

また、▲ａ^j ₀₊▼８０１および▲ａ^j _0-▼８０２は第４図
における２ビット入力５６０であり、▲ａ^j ₁₊▼８０３
および▲ａ^j _1-▼８０４は２ビット入力５６１であり、
▲ａ^j ₂₊▼８０５および▲ａ^j _2-▼８０６は２ビット入力
５６２である。入力ｑ_j-1+８０７は第４図における上位
の商決定用セルからの入力信号５６３である。また、出
力ｑ_j+８３２および▲_j-▼８３３は商の小数点以下第
ｊ桁を表す２ビット信号５６５であり、出力▲_j-▼８
３３およびｔ_j８３４はｊ段にある各基本セル５１０を
制御する２ビット信号である。

また、第４図おける商決定回路５５１はインバータ８１
１、ＮＯＲゲート８１３，８１４、および８１５によっ
て構成され、正負反転回路５５２はＮＯＲゲート８２３
およびＥｘ−ＮＯＲゲート８３１によって構成される。
また、制御信号決定回路５５３はインバータ８１１、Ｎ
ＯＲゲート８１２，８１３，８１４，８２１，および８
１５によって構成される。なお、インバータ８１１、Ｎ
ＯＲゲート８１３，８１４、および８１５は、商決定回
路５５１と制御信号決定回路５５３で共通に使用されて
いる。

以上に本実施例における演算処理装置のＣＭＯＳ回路に
よる実現の一例を説明した。上記例では、２値符号化に
おいて、部分剰余▲ａ^j _i▼と商ｑ_jとを同じ符号割当て
にしたが、それぞれ異なる２値符号化を行ってもよい。
なお、本実施例では冗長２進数と通常の２進数の加算に
ついてのみ説明したが、減算についても同様にして実施
例を作成することが可能である。

なお、第５図の基本セルは、６トランジスタのＥｘ−Ｏ
Ｒ，Ｅｘ−ＮＯＲを使用すると３２トランジスタであ
り、クリティカル・パスのゲート数は３ゲートとなる。
また、第８図の商決定用セルでは、トランジスタ数が５
０トランジスタであり、クリティカル・パスのゲート数
が２段となる。

また、本実施例では、特に除算器をＣＭＯＳ回路の２値
論理で実現しらが、本発明は他のテクノロジ（例えば、
ＮＭＯＳ，ＥＣＬ，ＴＴＬ等）あるいは多値論理を用い
ても容易に実現できる。さらに、乗算器に対しても同様
にして本発明を実施することができる。

本実施例によれば、除算器をＣＭＯＳ回路によって、商
１桁当りの演算に要する遅延が５ゲート程度であり、か
つ３０トランジスタ程度の素子から構成される基本セル
および５０トランジスタ程度の商決定用セルの規則正し
い配列構造の組合せ回路として実現できるため、順次桁
上げ加算器を用いた従来の減算シフト形除算器に比べ、
トランジスタ数でほぼ半分程度、計算時間（ゲートの段
数）において３２ビットの除算で約１２分の１、６４ビ
ットで約２４分の１程度になり、さらに、冗長２進加減
算器を用いた従来の減算シフト形除算器に比べ、トラン
ジスタ数でほぼ半分程度になる。

したがって、除算器の回路素子の削減、ＬＳＩ化の容易
性、および高速化等に効果がある。

発明の効果 本発明によれば、除算あるいは乗算等の内部演算にあら
われる加減算を、各桁に負値を許す拡張ＳＤ表現数等を
用いた冗長加算回路、また冗長減算回路のどちらか一方
のみで組合せ回路として実現でき、加減算の各桁の桁上
げあるいは桁借りが高々１桁した伝播しないようにする
ことができるので、 (1)演算処理装置の素子数が削減でき、 (2)加減算が桁数によらず一定時間で高速処理できるた
め、演算処理装置の高速化が図れ、 (3)演算処理装置のＬＳＩ化が容易かつ経済的に行え
る。

等の効果がある。

【図面の簡単な説明】

第１図は第３図の冗長加算用セルにおける基本セルの構
造を示すブロック図、第２図は本発明の一実施例の演算
処理装置の構成を示すブロック図、第３図は第２図の部
分剰余決定回路の一構成例を示すブロック図、第４図は
第２図における商決定用セルの構造を示すブロック図、
第５図は第１図の基本セルのＣＭＯＳ回路図、第６図は
第５図のトランスファー・ゲートの説明のための図、第
７図は第４図の商決定用セルのＣＭＯＳ回路図である。 １０……ｒ進への変換回路、２０……被除数、４０……
除数、６０……商、１００……初期部分剰余決定回路、
１０１，１０２，１０３，１０４，１０５……部分剰余
決定回路、２０１，２０２，２０３，２０４，２０５…
…商決定用セル、３１０，３１１，３１２，３１３……
冗長加算用セル、５１０……基本セル、５１１……正負
反転回路、５１２……除数変換回路、５１３……中間和
決定回路、５１４……中間桁上げ決定回路、５１５……
最終和決定回路、５５１……商決定回路、５５２……正
負反転回路、５５３……制御信号決定回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】制御信号の値によって少なくとも一つが符
   号付ディジット数である複数の演算数の加算あるいは減
   算を行なう加減算手段を備えた演算処理装置であって、 前記加減算手段が、各桁毎に、 （ａ）複数の演算数を入力してそれらの加算（減算）に
   おける中間桁上げ（中間桁借り）を決定する中間桁上げ
   （中間桁借り）決定手段と、 （ｂ）前記演算数を入力してそれらの加算（減算）にお
   ける中間和（中間差）を決定する中間和（中間差）決定
   手段と、 （ｃ）前記中間和（中間差）決定手段で求めた中間和
   （中間差）と一桁下位桁に設けられた前記中間桁上げ
   （中間桁借り）決定手段で求めた下位桁からの中間桁上
   げ（中間桁借り）とから加算（減算）の結果を決定して
   出力する最終和（最終差）決定手段と、 （ｄ）前記制御信号と符号付ディジット数を入力して、
   その制御信号の値によりその符号付ディジット数の符号
   を反転する符号反転手段とを有することを特徴とする演
   算処理装置。
2. 【請求項２】さらに （ｅ）制御信号と少なくとも一つの演算数を入力して、
   その制御信号の値によりその演算数を定数に入れ替えて
   出力する定数設定手段を有し、 中間桁上げ（中間桁借り）決定手段および中間和（中間
   差）決定手段が共に前記定数設定手段の出力を少なくと
   も一つの共通の入力とすることを特徴とする特許請求の
   範囲第１項記載の演算処理装置。
3. 【請求項３】符号反転手段が、 １ビット制御信号ｔと符号付ディジット数とを入力し
   て、その符号付ディジット数の大きさが０でなければ、
   前記符号付ディジット数の符号を表す１ビット信号と前
   記制御信号ｔとのパリティを求める手段を有することを
   特徴とする特許請求の範囲第１項または第２項記載の演
   算処理装置。
4. 【請求項４】定数設定手段が、 １ビット制御信号ｑと入力された演算数の大きさとの論
   理積を求める手段を有することを特徴とする特許請求の
   範囲第２項記載の演算処理装置。
5. 【請求項５】中間桁上げ（中間桁借り）決定手段と中間
   和（中間差）決定手段と最終和（最終差）決定手段と符
   号反転手段とをそれぞれ内部演算の１桁分の演算に対応
   するセルによって構成し、複数の前記セルの配列構造を
   有することを特徴とする特許請求の範囲第１項記載の演
   算処理装置。
6. 【請求項６】中間桁上げ（中間桁借り）決定手段と中間
   和（中間差）決定手段と最終和（最終差）決定手段と符
   号反転手段と定数設定手段とをそれぞれ内部演算の１桁
   分の演算に対応するセルによって構成し、複数の前記セ
   ルの配列構造を有することを特徴とする特許請求の範囲
   第２項または第４項記載の演算処理装置。