JPH061437B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速算術演算に係り、特にセル配列構造を持
つ除算器の高速化およびＬＳＩ化に好適な演算処理装置
に関する。

従来の技術 従来、高速除算器については、電子通信学会論文誌、Ｖ
ｏｌ．Ｊ６７−Ｄ，No.４（１９８４年）第４５０頁か
ら第４５７頁において論じられているように、各桁を
｛−１，０，１｝の要素で表す冗長２進表現を利用した
減算シフト型除算法に基く除算器をＥＣＬ（Emitter-Co
upled-Logic）の４入力ＮＯＲ／ＯＲ素子を用いた組合
せ回路として実現している。この除算回路は、計算時間
や規則正しい配列構造の点で他の除算器より優れている
が、素子数や面積の削除、他回路系（例えば、ＣＭＯ
Ｓ）での実現等の実用化の点については配慮されていな
かった。

また、従来実用化されている除算器は、減算器（加算
器）とシフタからなる順序回路として実現され、広く用
いられている。しかし、これらは演算数の桁数が大きく
なると、膨大な計算時間を要することがよく知られてい
る。一方、高速乗算器をもつ大型計算器などでは、乗算
の繰返しにより除算を行う乗算型除算法がよく用いられ
ている。しかし、この乗算型除算法を組合せ回路として
実現するには膨大なハードウェアが必要となり、実用化
は難しい。

発明が解決しようとする問題点 上記従来技術では、高速除算器に関し、ＮＯＲとＯＲが
同時にとれるＥＣＬ論理素子の特長を活かして減算シフ
ト型除算器を組合せ回路として実現する方法が提案され
ているが、素子数の削減、ＭＯＳ回路等による実現等の
実用化の点についてはあまり配慮されておらず、 (1)演算数の桁数が大きくなると素子数が膨大となり、
１つのＬＳＩチップで実現することが難しい、 (2)ＮＯＲとＯＲを同時にとることができないＭＯＳ回
路等で実現する場合、ＯＲをＮＯＲとインバータの２段
の素子で構成する必要があり、その分除算回路の段数が
多くなるため、高速性が低下する、 等の問題点があつた。

本発明の目的は、このような従来の問題点を改善し、除
算器を配列構造で、かつ素子の少ない組合せ回路として
実現し、桁上げ値の伝播を防止すると共に回路構成を比
較的簡単化したＬＳＩに実装が容易な高速演算算回路を
提供することにある。

問題点を解決するための手段 上記目的は、被除数から除数を加減算して得られる各中
間剰余に符号付きディジット表現を用いる除算手段を備
え、その除算手段が、各中間剰余Ｘに対して、その中
間剰余Ｘから商を表す符号付きディジット表現数の対応
する桁ｑを求める商決定手段と、その商の桁ｑの値に
よって除数Ｙを、そのままあるいは−Ｙのちをもつ最上
位桁以外の各桁が非負である符号付きディジット表現数
（または２進数）、あるいは０のいずれかに変換する変
換手段と、符号付きディジット表現数と最上位桁以外
の各桁が非負である符号付きディジット表現数（または
２進数）との加（減）算手段（つまり、中間剰余決定手
段）とを有し、前記中間剰余Ｘと前記変換手段の出力と
を前記加（減）算手段に入力することによってその商の
桁ｑを決定した後の中間剰余を決定することにより、達
成される。

作 用 減算シフト型除算法は一般に次の式の漸化式で表わされ
る。

Ｒ^(j+1)＝ｒ＋Ｒ^(j)−ｑ^j×Ｄ ここでは、ｊは漸化式の指数、ｒは基数、Ｄは除数、ｑ
^jは商の小数点以下ｊ桁目、ｒ×Ｒ^(j)はｑ^jを決定する
前の部分被除数、Ｒ^(j+1)はｑ^jを決定した後の部分剰余
（つまり、中間剰余）である。したがって、漸化式の各
指数ｊ毎に、商ｑ^jを決定する商決定用セルとｑ^jの値に
従ってｒ×Ｒ^(j)からＤを減じたり、減じなかったりす
る部分剰余決定回路を設け、組合せ回路として実現でき
る。さらに、内部演算において、各桁を０、正整数また
はその正整数に対応する負整数のいずれかの要素で表す
ＳＤ（Signed Digit））表現（つまり、符号付きディジ
ット表現）を用いて内部演算数を表す。つまり、各桁を
｛−０，０，１｝，｛−２，−１，０，１，２｝あるい
は｛−Ｎ，…，−１，０，１，…，Ｎ｝等のいずれかの
要素で表し、１つの数をいくとおりかに表せるように冗
長性をもたせる。それによって、減（加）算において桁
借り（桁上げ）の伝播を防止することができ、組合せ回
路による並列減（加）算が演算数の桁数に関係なく一定
時間で行える。例えば、各桁を｛−１，０，１｝の要素
で表すＳＤ表現では、加（減）算において桁上げ（桁借
り）が高々１桁した伝搬しないようにすることができ
る。このことに関しては、電子通信学会論文誌、Ｖｏ
ｌ，Ｊ６７−Ｄ，No.４（１９８４年）第４５０頁から
第４５７などに説明がある。

上記のような内部演算にＳＤ表現を用いることによつて
高速な除算器の実現が可能である。そのとき、例えば、
基数２のＳＤ表現（すなわち冗長２進数表現）を用い
て、浮動小数点の仮数、つまり整数部１ビット、小数部
ｎビットの符号なし２進数Ｘを、 Ｘ＝〔ｘ₀．ｘ₁……ｘ_n〕_SD2 で表現すると、 という値を表わす。ただし、各桁ｘ_iは｛−１，０，
１｝の要素である。この場合、上記漸化式において、除
数Ｄおよび各部分剰余Ｒ^(j)を基数２のＳＤ表現で表わ
すと、ｑ^jの値に応じて、ｑ^j＝−１のときはＲ^(j)を左
へ１桁シフトした後、Ｄを加算し、ｑ^j＝０のときはＲ
^(j)を左で１桁だけシフトし、ｑ^j＝１のときはＲ^(j)を
左へ１桁シフトした後、Ｄを減算する必要がある。

本発明では、商ｑ^jから決定される制御信号によって前
記変換手段において、除数Ｄあるいは除数Ｄを符号反転
した最上位桁以外の各桁が非負であるＳＤ表現数 あるいは０のいずれか、つまり のように決定されるＤ^(j)に変換し、前記部分剰余を前
記加算手段によって Ｒ^(j+1)＝２×Ｒ^(j)＋Ｄ^(j) と決定する。

したがって、除算における部分剰余の決定に使用する加
減算あるいは桁シフトを簡単な回路（つまり前記変換手
段）を付加することにより、ＳＤ表現数と２進数あるい
は各桁が非負のＳＤ表現数との加算回路（つまり前記加
算手段）で実行できるので、高速な配列構造の除算処理
において、ハードウェア量を大巾に削減できると共に回
路構成を簡単化できる。

実施例 以下、本発明の一実施例を図面により説明する。

特に、本実施例では、正規化されたｎ桁の符号なし２進
小数の減算シフト型除算器について説明する。ただし、
以後２進は２の補数表示の２進を意味する。

第１図は、本発明の一実施例の構成を示すブロック図で
ある。第１図は特にｎ＝８の場合のブロック図である。
図中、被除数〔０．ｘ₁ｘ₂…ｘ_n〕₂２０は小数点以下第
１桁、第２桁、…、第ｎ桁の値にそれぞれ対応する信号
ｘ₁２１，ｘ₂２２…，ｘ_n２８によって、除数〔０．ｙ₁
ｙ₂…ｙ_n〕₂４０は小数点以下第１桁、第２桁、…、第
ｎ桁の値にそれぞれ対応する信号ｙ₁４１，ｙ₂４２…，
ｙ_n４８によって除算器に入力し、商〔ｚ₀．ｚ₁…ｘ_n〕
₂５０は整数第１桁、小数点以下第１桁、…、第ｎ桁の
値をそれぞれ対応する信号ｚ₀６０，ｚ₁６１，…ｚ_n６
８の形で出力される。

ブロック１０２，…．１７３は、それぞれ基数２のＳＤ
表現数（以後冗長２進数と呼ぶ。）と２進数との冗長加
減算用セルである。ブロック１０２，…，１０８によっ
て構成される回路、ブロック１１１，…，１１８によっ
て構成される回路、ブロック１２０，１２１，…，１２
８によって構成される回路、ブロック１３０，１３１，
…，１３８によって構成される回路、…およびブロック
１７０，１７１，１７２，１７３によって構成される回
路は、それぞれ部分剰余決定回路であり、それぞれ上段
（例えば、ｊ−１段）の部分剰余決定回路の出力Ｒ^(j)
と商の第ｊ桁の値ｑ^jとから商の第ｊ桁を決定した後の
部分剰余Ｒ^(j+1)を決定する。

ブロック８１，８２，８３，…，８７，８８はそれぞれ
商決定用セルであり、それぞれ上段（例えばｊ−１段）
の部分剰余決定回路の出力である部分剰余Ｒ^(j)を入力
として冗長２進で表わされた商の小数点以下第ｊ桁の値
ｑ^jつまり９１，９２，９３，…，９７，９５を決定す
る。

ブロック９０は冗長２進・２進変換器であり、冗長２進
で表わされた商Ｑの各桁９１，９２，９３，……，９
７，９８を入力して、２進表示の商の各桁ｚ₀６０，ｚ₀
６１，…，ｚ_n６８を出力する。この冗長２進・２進変
換器９０は、冗長２進表現の商Ｑで１になっている桁だ
けを１にした符号なし２進数Ｑ⁺から、商Ｑで−１にな
っている桁だけを１にした符号なし２進数Ｑ^-の減算を
行う回路であり、通常の順次桁上げ加算器あるいは桁上
げ先見加算器などによって容易に実現できる。

なお、第１図はハードウェア量の削減のため、n/2≦jn-
1の範囲の整数ｊに対して、ｊ段目の部分剰余決定回路
において、小数点以下第２×（n-j+1）桁以降の冗長加
減算用セルを省略した例である。また、最上段の部分剰
余決定回路１０２，…，１０７および１０８は２進数同
士の減算において各桁毎減算値を桁にもつ冗長２進数を
決定する回路である。

次に、冗長加減算用セル１１１，１１２，１１３，…，
１７３について説明する。

今、商の小数点以下第ｊ桁ｑ^jおよび部分剰余Ｒ^(j)が既
に求まっているとき、ｑ^j決定後の部分剰余は次の漸化
式で決定される。

Ｒ^(j+1)＝２×Ｒ^(j)＋Ｄ^(j) ただし、〔０．ｙ₁，ｙ₂…ｙ_n〕₂の符号反転が２の補数
をとることにより行なえることを利用している。

前記漸化式において、２×Ｒ^(j)はＲ^(j)を左に１桁シフ
トすることにより求まる。ｑ^j＝−１のとき、Ｒ^(j)の小
数点以下第ｉ＋１桁▲ｒ^j _i▼₊₁とｙ_iとの冗長加算、ｑ^j
＝０のとき、▲ｒ^j _i▼₊₁と０との冗長加算、ｑ^j−１の
とき、ｒ^j _i+1との冗長加算を各桁ｉに対して行うことに
より、 Ｒ^(j+1)＝〔▲ｒ^j+1 _0・▼．▲ｒ^j+1 ₁▼ ▲ｒ^j+1 ₂▼…▲ｒ^j+1 _n▼〕_SD2 が求まる。ただし、冗長２進数を〔 〕_SD2と表記す
る。

また、前記冗長２進数と２進数との冗長加算において桁
上げが１桁した伝播しない加算を実現するには、中間和
を表１に示す規則に従って決定し、中間桁上げを表２に
示す規則に従って決定すればよい。以下、冗長２進数と
２進数との加算はこの加算規則に従って行う。

また、本実施例における冗長２進数の２値信号化は次の
ように行う。

剰余数を表す冗長２進数の１桁▲ｒ^j _i▼は２ビット▲ｒ
^j _is▼ ▲ｒ^j _ia▼で表わし、−１を１１，０を１０，１
を０１の２ビット２値信号で表現する。また、商を表す
冗長２進数の１桁ｑ^jは２ビット▲ｑ^j ₊▼ ▲ｑ^j _-▼で
表し、−１を０１，０を００，１を１０の２ビット２値
信号で表現する。

このとき、前記漸化式の第２項Ｄ^(j)の第ｉ桁▲ｄ
^j _i▼、中間和▲Ｓ^j _i▼および中間桁上げは、それぞれ ▲ｄ^j _i▼＝▲ｑ^j ₊▼・_i＋▲ｑ^j _-▼ｙ_i， ▲Ｓ^j _i▼＝▲ｒ^j _i+1a▼ ▲ｄ^j _i▼， の論理式で決定できる。また最終和▲ｒ^j+1 _i▼は で表わされる２ビット信号で与えられる。ただし、ｉは
１からｎ−１までの整数である。また▲ｒ^j+1 _n▼および
小数点以下第ｎ桁における中間桁上げ▲Ｃ^j _n▼はそれぞ
れ ▲ｒ^j+1 _ns▼＝▲^j _-▼＋_n ▲ｒ^j+1 _na▼＝（▲ｑ^j ₊▼＋▲ｑ^j _-▼）・ｙ_n ▲Ｃ^j _i▼＝▲ｑ^j ₊▼ の論理式で与えられる。さらに、▲Ｓ^j ₀▼，▲Ｓ^j+1 ₀▼
は、▲Ｓ^j ₀▼＝▲ｒ^j _1a▼ ▲ｑ^j ₊▼ ▲ｒ^j+1 _0s▼＝▲ｑ _＋▼＋（▲ｒ^j _0s▼＋▲ｒ^j _1a▼）・（▲ｒ^j _2s▼＋▲ｒ
_１ａ▼）， ▲ｒ^j+1 _0a▼＝▲Ｓ^j ₀▼ ▲Ｃ^j ₁▼ の倫理式で与えられる。以上の論理式において、・は論
理積（ＡＮＤ）を、＋は論理和（ＯＲ）を、は排他的
論理和（ＥＸ−ＯＲ）を表す演算子であり、▲ｑ
₋▼，ｄ_ｎ，▲ｒ _１ａ▼はそれぞれ▲ｑ^j _-▼，ｄ
_nj，▲ｒ^j _1a▼の倫理否定である。

第２図は、第１図における中間桁の各冗長加減算用セル
１１１，…，１１７，１２１，…，１２７，１３１，
…，１３７，１７１，１７２，１７３の一構成例を示す
回路図である。図中、ゲート２１１はインバータ回路、
ゲート２１２はＡＮＤ−ＮＯＲ複合ゲート、ゲート２３
１はＯＲ−ＮＡＮＤ複合ゲート、ゲート２３２，２５２
は排他的ＮＯＲ回路、ゲート２５１はＮＡＮＤ回路であ
る。また、信号▲ｑ^j ₊▼２０１および▲ｑ^j _-▼２０２は
第１図における商の小数点以下第ｊ桁ｑ^jを表す２ビッ
ト信号９１，９２，…，あるいは９７のいずれかであ
る。▲ｒ^j _1+1s▼２０３および▲ｒ^j _i+1a▼２０４は商の
小数点以下第ｊ−１桁ｑ_j-1が決定した後の部分剰余の
小数点以下第ｉ＋１桁▲ｒ^j _i+1▼を表す２ビット信号で
あり、ｙ_i２０６は除数の小数点以下第ｉ桁を表す１ビ
ット信号４１，４２，…，４７のいずれかであり、_i
２０５はその論理否定を表す信号である。信号▲^j _i▼
２２１は加数Ｄ^(j)の小数点以下第ｉ桁を表す１ビット
信号、▲Ｃ^j _i▼２４１は小数点以下第ｉ桁における中間
桁上げを表す１ビット信号、▲^j _i▼２４２は小数点以
下第ｉ桁における中間和を表す１ビット信号▲Ｃ^j _i+1▼
２４３は小数点以下第ｉ＋１桁からの中間桁上げを表す
１ビット信号である。また、出力信号▲ｒ^j+1 _is▼２６
１および▲ｒ^j+1 _ia▼２６２は商の小数点以下第ｊ桁ｑ^j
を決定した後の部分剰余の小数点以下第ｉ桁▲ｒ^j+1 _i▼
を表す２ビット信号である。

第２図において、冗長２進数と２進数の加算回路はイン
バータ回路２１１、排他的ＮＯＲ回路２３２、ＯＲ−Ｎ
ＡＮＤ複合ゲート２３１，ＮＡＮＤ回路２５１および排
他的ＮＯＲ回路２５２によって構成している。特に、中
間桁上げ▲Ｃ^j _i▼の決定をＯＲ−ＮＡＮＤ複合ゲート２
３１によって行い、中間和▲Ｓ^j _i▼の論理否定▲^j _i▼
排他的ＮＯＲ回路２３２およびインバータ回路２１１で
決定し、中間和を表す信号▲^j _i▼２４２と下位桁から
の中間桁上げ▲Ｃ^j _i▼２４３とから最終和の２ビット信
号▲ｒ^j+1 _is▼２６１および▲ｒ^j+1 _ia▼２６２を出力す
る回路は、ＮＡＮＤ回路２５１および排他的ＮＯＲ回路
２５２によって構成している。また、商の小数点以下第
ｊ桁の値によって除数の小数点以下第ｉ桁ｙ_iをｙ_i，
０，_iに変換する手段はＡＮＤ−ＮＯＲ複合ゲート２
１２で実現している。ただし、ｉは１からｎ−１までの
値或に限る。

第３図は、第１図における最上位桁の各冗長加減算用セ
ル１２０，１３０，…，１７０の一構成例を示す回路図
である。図中、ゲート３１１，３１２，３１３はインバ
ータ回路、ゲート３５２は排他的ＮＯＲ回路、ゲート３
５１はＮＡＮＤ回路、ゲート３３２は排他的ＯＲ回路で
ある。また、ｎチャンネル・トランジスタ３２１とｐチ
ャンネル・トランジスタ３２２、およびｎチヤンネル・
トランジスタ３２３とｐチャンネル・トランジスタ３２
４はそれぞれトランスファー・ゲートを構成している。

信号▲ｑ^j ₊▼２０１は第２図のものと同一信号である。
▲ｑ^j _0s▼３０１は部分剰余の最上位桁▲ｒ^j ₀▼を表す
２ビット信号のうち符号部を表す１ビット信号であり、
▲ｒ^j _1a▼３０２は前記部分剰余の小数点以下第１桁▲
ｒ^j ₁▼を表す２ビット信号のうち大きさを表す１ビット
信号であり、▲ｒ^j _2s▼３０３は前記部分剰余の小数点
以下第２桁▲ｒ^j ₂▼を表す２ビットのうち符号部を表す
１ビット信号である。また、▲Ｃ^j ₁▼３４３は小数点以
下第１桁からの中間桁上げを表す１ビット信号であり、
▲ｒ^j+1 _0s▼３６１および▲ｒ^j+1 _0a▼３６２は商の小数
点以下第ｊ桁ｑ^jを決定した後の部分剰余の最上位桁▲
ｒ^j+1 ₀▼を表す２ビット信号である。

第３図において、ｙ₀は常に０であるから、加数Ｄ^(j)の
最上位桁は▲ｄ^j ₀▼＝▲ｑ^j ₊▼となり、中間和は排他的
ＯＲ回路３３２およびインバータ回路で決定され、最上
位桁の大きさ▲ｒ^j+1 _0a▼３６２は、第２図の排他的Ｎ
ＯＲ回路２５２と同様に排他的ＮＯＲ回路で決定する。
また、最上位桁の符号部▲ｒ^j+1 _0s▼は、ｑ^jを決定した
後の部分剰余の整数部第２桁▲ｒ^j+1 _-1▼が常に０とな
るように決定する必要がある。このため、最上桁の符号
部▲ｒ^j+1 _0s▼の決定は、第３図のようにＮＯＲ回路３
５１，インバータ回路３１１及び３１２、トランスファ
ー．ゲート３２１と３２２、およびトランスファー．ゲ
ート３２３と３２４とから構成される回路によって、ｑ
^j決定前の部分剰余Ｒ^(j)の上位３桁、つまり▲ｒ^j ₀▼，
▲ｒ^j ₁▼および▲ｒ^j ₂▼と商の小数点以下第ｊ桁ｑ^jか
ら決定される。

第４図は、第１図における最下位桁の各冗長加減算用セ
ル１１８，１２８，１３８の一構成例を示す回路図であ
る。図中、ゲート４１２および４５２はＮＯＲ回路、ゲ
ート４５１はＮＡＮＤ回路である。また、信号▲ｑ^j ₊▼
２０１および▲ｑ^j _-▼２０２は第２図のものと同一の２
ビット信号であり、ｙ_n４０１は第１図における除数の
小数点以下第ｎ桁を表す１ビット信号４８であり、_n
４０２はその論理否定を表す信号である。出力信号▲ｒ
^j+1 _ns▼４６１および▲ｒ^j+1 _na▼４６２は商の小数点以
下第ｊ桁ｑ^jを決定した後の部分剰余の最下位桁▲ｒ^j+1
_n▼を表す２ビット信号である。

第４図において、商の小数点以下第ｊ桁ｑ^jを決定した
後の部分剰余の最下位桁▲ｒ^j+1 _n▼の大きさ▲ｒ^j+1 _na
▼４６２はＮＯＲ回路４１２および４５２によって決定
され、その最下位桁▲ｒ^j+1 _n▼の符号部▲ｒ^j+1 _ns▼４
６１はＮＡＮＤ回路４５１によって決定している。ま
た、最下位桁からの中間桁上げ▲Ｃ^j _n▼は、除数の最下
位桁ｙ_nに関係なく、▲ｑ^j ₊▼２０１に等しい。つま
り、除数の符号反転がある場合には▲Ｃ^j _n▼＝１とな
り、その他の場合には▲Ｃ^j _n▼＝０となる。

次に、第１図の商決定用セル８１，８２，８３，…，８
７，８８について説明する。

商の各桁ｑ^jは部分剰余Ｒ^(j)の上位３桁〔▲ｒ^j ₀▼．▲
ｒ^j ₁▼．▲ｒ^j ₂▼〕_SD2の値によって決定される。つま
り、Ｒ^(j)の上位３桁が負ならｑ^j＝−１、０ならｑ^j＝
０、正ならｑ^j＝１と決定する。したがって、前記の冗
長２進数の２値信号化を用いると、商の小数点以下第ｊ
桁ｑ^jは、 ▲ｑ^j ₊▼＝▲^j _0s▼＋▲^j _0a▼・▲^j _1s▼＋▲^j _1a▼・▲^j _1a▼・▲^j _2s
▼ ▲ｑ^j _-▼＝（▲ｒ^j _0a▼＋▲ｒ^j _1a▼＋▲ｒ^j _2a▼）・▲ｒ^j _0s▼・（▲ｒ^j _0a▼＋
▲ｒ^j _1s▼）・（▲ｒ^j _0a▼＋▲ｒ^j _1a▼＋▲ｒ^j _2s▼） の論理式で決定できる。

第５図は、第１図における各商決定用セル８１，８２，
８３，…，８７，８８の一構成例を示す回路図である。
図中、ゲート５１１はインバータ回路、ゲート５１２，
５１３，５１４および５３２はＮＯＲ回路、ゲート５３
１はＯＲ−ＮＡＮＤ複合ゲートである。また信号▲ｒ^j
_0s▼５０１および▲ｒ^j _0a▼５０２は部分剰余Ｒ^(j)の最
上位桁▲ｒ^j ₀▼を表す２ビット信号であり、▲ｒ^j _1s▼
５０３および▲ｒ^j _1a▼５０４はＲ^(j)の小数点以下第１
桁▲ｒ^j ₁▼を表す２ビット信号であり、▲ｒ_{sj 2}▼５０
５および▲ｒ^j _2a▼５０６はＲ^(j)の小数点以下第２桁▲
ｒ^j ₂▼を表す２ビット信号である。また、出力信号▲ｑ
^j ₊▼２０１および▲ｑ^j _-▼２０２は冗長２進数である商
の小数点以下第ｊ桁を表す２ビット信号であり、第１図
における信号９１，９２，９３，…，９７，９８のいず
れかである。また、▲ｑ^j ₊▼２０１は商の小数点以下第
ｊ桁ｑ^jがどうかを、▲ｑ^j _-▼２０２はｑ^jが−１かどう
かを表している。

なお、本実施例の図中の排他的ＯＲ回路はインバータと
の種々の組合せによって排他的ＮＯＲ回路に置き換えた
り、ＮＡＮＤをインバータと組合せてＮＯＲに置き換え
たり、複合ゲートをＮＡＮＤあるいはＮＯＲの組合せで
構成したり、第２図の複合ゲート２１２等の切換え回路
を第３図のようなトランスファー・ゲートで構成した
り、あるいは、それらの逆を容易い行い得ることは既知
である。

また、第２図の冗長加減算用セルは、６トランジスタの
排他的ＮＯＲを使用すると３２トランジスタであり、ク
リティカル・パスのゲート段数は３ゲート段となる。ま
た、第５図の商決定用セルでは、３８トランジスタであ
り、クリティカル・パスのゲート段数が２ゲート段とな
る。

以上の実施例では、特に減算シフト型除算器をＣＭＯＳ
回路を意識して２値論理で実現したが、本発明は他のテ
クノロジ（例えば、ＮＭＯＳ，ＥＣＬ，ＴＴＬ，ＩＩＬ
等）あるいは多値論理を用いても容易に実現できる。

本実施例によれば、除算器をＣＭＯＳ回路で構成するこ
とによって、商１桁当りの演算に要する遅延が５ゲート
程度であり、かつ３０トランジスタ程度の素子から構成
される基本セルおよび５０トランジスタ程度の商決定用
セルの規則正しい配列構造の組合せ回路として実現でき
るため、順次桁上げ加算器を用いた従来の減算シフト型
除算器に比べ、トランジスタ数でほぼ半分程度、計算時
間（ゲートの段数）において３２ビットの除算で約１２
分の１、６４ビットで約２４分の１程度になり、さら
に、冗長２進加減算器を用いた従来の減算シフト形除算
器に比べ、トランジスタ数でほぼ半分程度になる。

したがって、除算器の回路素子の削減、ＬＳＩ化の容易
性、および高速化等に効果がある。

発明の効果 本発明によれば、除算の内部演算にあらわれる加減算あ
るいは桁シフトを、各桁に負値を許す符号付きデェジッ
ト表現数と２進数（２の補数表示）と冗長加算回路また
は冗長減算回路のどちらか一方のみで組合せ回路として
実現でき、加減算の各桁の桁上げあるいは桁借りが高々
１桁しか伝搬しないようにすることができるので、 (1)演算処理装置の素子数を半減でき、 (2)加減算が桁数によらず一定時間で高速処理できるた
め、演算処理装置の高速化が図れ、 (3)回路構成を比較的簡単化することができ、 (4)演算処理装置のＬＳＩ化が容易かつ経済的に行え
る、 等の効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図における中間桁の冗長加減算用セルの一構
成例を示す回路図、第３図は第１図における最上位桁の
冗長加減算用セルの一構成例を示す回路図、第４図は第
１図における最下位桁の冗長加減算用セルの一構成例を
示す回路図、第５図は第１図における商決定用セルの一
構成例を示す回路図である。 ９０……冗長２進・２進変換器、８１〜８８……商決定
用セル、１０２〜１７３……冗長加減算用セル、２０…
…被除数、２１〜２８……被除数の桁、４０……除数、
４１〜４８……除数の桁、５０……商、６０〜６８……
商の桁、９１〜９８……冗長２進表現における商の桁。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−221071（ＪＰ，Ａ) 電子通信学会論文誌 ｖｏｌ．Ｊ67−Ｄ Ｎｏ．４（1984年）ｐｐ．450〜457

Claims (10)

【特許請求の範囲】
1. 【請求項１】被除数から除数を加減算して得られる各中
   間剰余に符号付きディジット表現を用いる除算手段を備
   え、 前記除算手段が、 （ａ）符号付きディジット表現の各中間剰余Ｘの上位の
   複数桁から符号付きディジット表現の商の各桁ｑを決定
   する商決定手段と、 （ｂ）前記商の各桁ｑの値によって除数Ｙを、値が同じ
   で最上位桁以外の各桁が非負（あるいは非正）である符
   号付きディジット数、あるいは−Ｙの値である最上位桁
   以外の各桁が非負（あるいは非正）である符号付きディ
   ジット数、あるいは０のいずれかに変換する変換手段
   と、 （ｃ）前記中間剰余Ｘと前記変換手段の出力とを入力
   し、前記商の各桁ｑを決定した後の各中間剰余を決定す
   る中間剰余決定手段とを有することを特徴とする演算処
   理装置。
2. 【請求項２】中間剰余決定手段が、 符号付きディジット数と各桁が非負（あるいは非正）で
   ある符号付きディジット数との加（減）算手段を有する
   ことを特徴とする特許請求の範囲第１項記載の演算処理
   装置。
3. 【請求項３】商決定手段が、符号付きディジット表現の
   各中間剰余Ｘの高々上位の３桁から符号付きディジット
   表現の商の各桁ｑを決定することを有することを特徴と
   する特許請求の範囲第１項記載の演算処理装置。
4. 【請求項４】各桁が非負である符号付きのディジット数
   を２進数とすることを特徴とする特許請求の範囲第１
   項、第２項、第３項のいずれかに記載の演算処理装置。
5. 【請求項５】被除数から除数を加減算して得られる各中
   間剰余に符号付きディジット表現を用いる除算手段を備
   え、 前記除算手段が、 （ａ）符号付きディジット表現の各中間剰余Ｘの上位の
   複数桁から符号付きディジット表現の商の桁ｑを決定す
   る商決定手段と、 （ｂ）前記中間剰余Ｘと２進表現の除数Ｙと前記商の各
   桁ｑを入力し、前記商の各桁ｑを決定した後の各中間剰
   余を決定する中間剰余決定手段とを備え、 中間剰余決定手段が、最上位および最下位桁を除く中間
   桁を決定するため、 前記中間剰余Ｘの一桁と前記除数Ｙの一桁と前記商の一
   桁ｑと下位桁からの桁上げ信号とを入力し、前記商の桁
   ｑを決定した後の中間剰余である符号付きディジット数
   の一桁と桁上げ信号を出力する中間桁決定手段を複数個
   有することを特徴とする演算処理装置。
6. 【請求項６】さらに、商の符号付きディジット数を２進
   数へ変換する２進変換手段を有することを特徴とする特
   許請求の範囲第１項または第５項記載の演算処理装置。
7. 【請求項７】中間剰余決定手段が、 最上位桁を決定するため、さらに、 前記中間剰余Ｘの最上位から３桁と前記商の一桁ｑと下
   位桁からの桁上げ信号とを入力し、前記商の桁ｑを決定
   した後の中間剰余である符号付きディジット数の最上位
   桁を出力する最上位桁決定手段を有することを特徴とす
   る特許請求の範囲第５項記載の演算処理装置。
8. 【請求項８】中間剰余決定手段が、 最下位桁を決定するため、さらに、 前記除数Ｙの最下位と前記商の一桁ｑとを入力し、前記
   商の桁ｑを決定した後の中間剰余である符号付きディジ
   ット数の最下位桁を出力する最下位桁決定手段を有する
   ことを特徴とする特許請求の範囲第５項記載の演算処理
   装置。
9. 【請求項９】小数点以下ｎ桁の中間剰余Ｘおよび除数Ｙ
   に対して、２ｊ−ｎが１以上の場合、 商の小数点以下第ｊ桁を決定した後の中間剰余決定手段
   が、 中間剰余の２ｊ−ｎ桁以上の中間桁決定手段と最上位桁
   決定手段とから構成することを特徴とする特許請求の範
   囲第５項記載の演算処理装置。
10. 【請求項１０】さらに、２進表現の被除数と２進表現の
    除数Ｙとを入力し、その差を値にもつ符号付ディジット
    表現の中間剰余を出力する初期中間剰余決定手段を有す
    る特許請求の範囲第１項または第５項記載の演算処理装
    置。