JPH0614317B2 - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH0614317B2 JPH0614317B2 JP61164090A JP16409086A JPH0614317B2 JP H0614317 B2 JPH0614317 B2 JP H0614317B2 JP 61164090 A JP61164090 A JP 61164090A JP 16409086 A JP16409086 A JP 16409086A JP H0614317 B2 JPH0614317 B2 JP H0614317B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- representing
- bit signal
- subtraction
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特に内部演算に加
減算を具え、ＬＳＩ化に好適な高速演算処理装置に関す
る。
減算を具え、ＬＳＩ化に好適な高速演算処理装置に関す
る。
従来の技術 従来、例えば高速加算器に関しては、昭和６１年度電子
通信学会総合全国大会論文誌第２−187頁に、高速乗算
器に関しては、電子通信学会論文誌，Vol.J66−D,No.6
（１９８３年）第683頁から第６９０頁に論じられてお
り、また、高速除算器に関しては、電子通信学会論文
誌，Vol.J６７−Ｄ，No.4（１９８４年）第４５０頁か
ら第４５７頁において論じられている。これらは各桁を
｛−１，０，１｝の要素で表す冗長２進表現（一種の拡
張ＳＤ表現）を利用して、組合せ回路により乗算あるい
は除算を実行する演算器である。したがって、演算処理
時間や規則正しい配列構造の点で他の演算器より優れて
いるが、素子数や面積の削減等の実用化の点については
配慮されていなかった。
通信学会総合全国大会論文誌第２−187頁に、高速乗算
器に関しては、電子通信学会論文誌，Vol.J66−D,No.6
（１９８３年）第683頁から第６９０頁に論じられてお
り、また、高速除算器に関しては、電子通信学会論文
誌，Vol.J６７−Ｄ，No.4（１９８４年）第４５０頁か
ら第４５７頁において論じられている。これらは各桁を
｛−１，０，１｝の要素で表す冗長２進表現（一種の拡
張ＳＤ表現）を利用して、組合せ回路により乗算あるい
は除算を実行する演算器である。したがって、演算処理
時間や規則正しい配列構造の点で他の演算器より優れて
いるが、素子数や面積の削減等の実用化の点については
配慮されていなかった。
発明が解決しようとする問題点 上記従来技術では、高速演算器に関し、ＮＯＲとＯＲが
同時にとれるＥＣＬ論理素子の特長を活かして乗算ある
いは除算等を組合せ回路として実現する方法が提案され
ているが、素子数の削減、他の回路系による実現等の実
用化面についてあまり配慮されておらず、 (1)演算数の桁数が大きくなると素子数が膨大となり、
１個のＬＳＩチップで実現することが難しい、 (2)ＮＯＲとＯＲを同時にとることのできないＭＯＳ回
路等で実現する場合、ＯＲをＮＯＲとインバータの２段
の素子で構成する必要があり、それだけ演算回路の段数
が多くなるため、演算遅延時間が大きくなる、 等の問題点がある。
同時にとれるＥＣＬ論理素子の特長を活かして乗算ある
いは除算等を組合せ回路として実現する方法が提案され
ているが、素子数の削減、他の回路系による実現等の実
用化面についてあまり配慮されておらず、 (1)演算数の桁数が大きくなると素子数が膨大となり、
１個のＬＳＩチップで実現することが難しい、 (2)ＮＯＲとＯＲを同時にとることのできないＭＯＳ回
路等で実現する場合、ＯＲをＮＯＲとインバータの２段
の素子で構成する必要があり、それだけ演算回路の段数
が多くなるため、演算遅延時間が大きくなる、 等の問題点がある。
本発明の目的は、このような従来の問題点を改善し、演
算処理装置を配列構造で、かつ素子数の少ない組合せ回
路として実現し、桁上げ値の伝播を最小にすると共に回
路構成を簡単化することによってＬＳＩに実装が容易で
ある高速な演算処理装置を提供することにある。
算処理装置を配列構造で、かつ素子数の少ない組合せ回
路として実現し、桁上げ値の伝播を最小にすると共に回
路構成を簡単化することによってＬＳＩに実装が容易で
ある高速な演算処理装置を提供することにある。
問題点を解決するための手段 上記目的は、少なくとも一方が符号付ディジット数であ
る複数の演算数の加算（減算）を行ない、その結果を符
号付ディジット数として出力する加算（減算）手段を備
えた演算処理装置において、前記加算（減算）手段が、
各桁毎に、（ａ）入力する複数の演算数の一つとして符
号付ディジット数の各桁の符号部を表す１ビット信号Ａ
とこの桁の大きさを表す１ビット信号Ｂとを入力して、
それらの演算数の加算（減算）における中間桁上げ（中
間桁借り）を表す１ビット信号Ｃを出力する中間桁上げ
（中間桁借り）決定手段と、（ｂ）前記複数の演算数の
一つとして符号付ディジット数の各桁の大きさを表す１
ビット信号Ｂとを入力して、それらの演算数の加算（減
算）における中間和（中間差）を表す１ビット信号Ｓを
出力する中間和（中間差）決定手段と、（ｃ）前記中間
和（中間差）決定手段で求めた中間和（中間差）を表す
１ビット信号Ｓと一桁下位桁に設けられた前記中間桁上
げ（中間桁借り）決定手段で求めた下位桁からの中間桁
上げ（中間桁借り）を表す１ビット信号Ｃとから加算
（減算）の結果を決定して出力する最終和（最終差）決
定手段とを有することによって、達成される。
る複数の演算数の加算（減算）を行ない、その結果を符
号付ディジット数として出力する加算（減算）手段を備
えた演算処理装置において、前記加算（減算）手段が、
各桁毎に、（ａ）入力する複数の演算数の一つとして符
号付ディジット数の各桁の符号部を表す１ビット信号Ａ
とこの桁の大きさを表す１ビット信号Ｂとを入力して、
それらの演算数の加算（減算）における中間桁上げ（中
間桁借り）を表す１ビット信号Ｃを出力する中間桁上げ
（中間桁借り）決定手段と、（ｂ）前記複数の演算数の
一つとして符号付ディジット数の各桁の大きさを表す１
ビット信号Ｂとを入力して、それらの演算数の加算（減
算）における中間和（中間差）を表す１ビット信号Ｓを
出力する中間和（中間差）決定手段と、（ｃ）前記中間
和（中間差）決定手段で求めた中間和（中間差）を表す
１ビット信号Ｓと一桁下位桁に設けられた前記中間桁上
げ（中間桁借り）決定手段で求めた下位桁からの中間桁
上げ（中間桁借り）を表す１ビット信号Ｃとから加算
（減算）の結果を決定して出力する最終和（最終差）決
定手段とを有することによって、達成される。
さらに、より詳細には、中間桁上げ（中間桁借り）決定
手段が、２つの１ビット信号を入力して、そのいずれか
一方を、各桁の大きさを表す１ビット信号Ｂの値によっ
て選択する選択回路を有すること、あるいは、中間和
（中間差）決定手段が、被加（減）数の大きさを表す１
ビット信号と加（減）数の大きさを表す１ビット信号と
を入力する排他的論理和回路を有すること、あるいは、
最終和（最終差）決定手段が、中間和（中間差）を表す
１ビット信号Ｓと一桁下位桁からの中間桁上げ（中間桁
借り）を表す１ビット信号Ｃとを入力する排他的論理和
回路を有することによって、達成される。
手段が、２つの１ビット信号を入力して、そのいずれか
一方を、各桁の大きさを表す１ビット信号Ｂの値によっ
て選択する選択回路を有すること、あるいは、中間和
（中間差）決定手段が、被加（減）数の大きさを表す１
ビット信号と加（減）数の大きさを表す１ビット信号と
を入力する排他的論理和回路を有すること、あるいは、
最終和（最終差）決定手段が、中間和（中間差）を表す
１ビット信号Ｓと一桁下位桁からの中間桁上げ（中間桁
借り）を表す１ビット信号Ｃとを入力する排他的論理和
回路を有することによって、達成される。
作用 例えば、内部演算において、各桁を０，正整数およびそ
の正整数に対応する負整数のいずれかの要素で表す拡張
ＳＤ（Signed Digit）表現、すなわち、符号付きディジ
ット表現を用いて内部演算数を表す。つまり、各桁を
｛−１，０，１｝，｛−２，−１，０，１，２｝あるい
は｛−Ｎ，…，−１，０，１，…，Ｎ｝等のいずれかの
要素で表し、１つの数をいくとおりかに表せるように冗
長性をもたせる。そのとき、中間桁上げ（あるいは中間
桁借り）決定手段と中間和（あるいは中間差）決定手段
は、下位桁からの桁上げ（あるいは桁借り）があって
も、その桁の中間和（あるいは中間差）と下位桁からの
桁上げ（あるいは桁借り）との和（あるいは差）が必ず
１桁内に収まるように、その桁の中間桁上げ（あるいは
中間桁借り）と中間和（あるいは中間差）をそれぞれ決
定することができる。それによって、加算（あるいは減
算）において桁上げ（あるいは桁借り）の伝播を防止で
き、組合せ回路による並列加算（あるいは減算）が演算
数の桁数に関係なく一定時間で行える。例えば、各桁を
｛−１，０，１｝の要素で表す拡張ＳＤ表現（つまり、
冗長２進表現）では、加算（あるいは減算）において桁
上げ（あるいは桁借り）が高々１桁しか伝搬しないよう
にすることができる。このことに関しては、電子通信学
会論文誌，Vol,J６７−Ｄ，No.4（１９８４年）第４５
０頁から４５７頁あるいは電子通信学会論文誌，Vol.Ｊ
６６−Ｄ，No.6（１９８３年）第６８３頁から第６９０
頁などに説明がある。
の正整数に対応する負整数のいずれかの要素で表す拡張
ＳＤ（Signed Digit）表現、すなわち、符号付きディジ
ット表現を用いて内部演算数を表す。つまり、各桁を
｛−１，０，１｝，｛−２，−１，０，１，２｝あるい
は｛−Ｎ，…，−１，０，１，…，Ｎ｝等のいずれかの
要素で表し、１つの数をいくとおりかに表せるように冗
長性をもたせる。そのとき、中間桁上げ（あるいは中間
桁借り）決定手段と中間和（あるいは中間差）決定手段
は、下位桁からの桁上げ（あるいは桁借り）があって
も、その桁の中間和（あるいは中間差）と下位桁からの
桁上げ（あるいは桁借り）との和（あるいは差）が必ず
１桁内に収まるように、その桁の中間桁上げ（あるいは
中間桁借り）と中間和（あるいは中間差）をそれぞれ決
定することができる。それによって、加算（あるいは減
算）において桁上げ（あるいは桁借り）の伝播を防止で
き、組合せ回路による並列加算（あるいは減算）が演算
数の桁数に関係なく一定時間で行える。例えば、各桁を
｛−１，０，１｝の要素で表す拡張ＳＤ表現（つまり、
冗長２進表現）では、加算（あるいは減算）において桁
上げ（あるいは桁借り）が高々１桁しか伝搬しないよう
にすることができる。このことに関しては、電子通信学
会論文誌，Vol,J６７−Ｄ，No.4（１９８４年）第４５
０頁から４５７頁あるいは電子通信学会論文誌，Vol.Ｊ
６６−Ｄ，No.6（１９８３年）第６８３頁から第６９０
頁などに説明がある。
また、乗算，除算，加減算等の演算に、拡張SD表現数
（つまり冗長２進表現数）と各桁が非負の拡張ＳＤ表現
数（つまり２進表現数）との冗長加（減）算を用いるこ
とが可能である。
（つまり冗長２進表現数）と各桁が非負の拡張ＳＤ表現
数（つまり２進表現数）との冗長加（減）算を用いるこ
とが可能である。
以下では、特に、被加数が冗長２進数ｘであり、加数が
２進数であり、加算の演算結果が冗長２進数である加算
器について説明する。
２進数であり、加算の演算結果が冗長２進数である加算
器について説明する。
冗長２進数と２進数の加算において、桁上げが１桁しか
伝播しない加算規則では、中間和を表１に示す規則に従
って決定し、中間桁上げを表２に示す規則に従って決定
する。
伝播しない加算規則では、中間和を表１に示す規則に従
って決定し、中間桁上げを表２に示す規則に従って決定
する。
本発明では、前記冗長２進数の１桁をその符号部を表す
１ビット２値信号とその大きさ（つまり絶対値）を表す
１ビット２値信号で表すことにより、各桁毎の中間和決
定手段を冗長２進数１桁ｘiの大きさを表す１ビット２
値信号Ｂと２進数の１桁ｙiを表す１ビット２値信号Ｄ
を入力とする排他的論理和Ｂ・＋・Ｄによって構成
することが可能となる。また、各桁の中間桁上げ決定手
段を冗長２進数ｘiの符号を表す１ビット２値信号Ａと
２進数ｙiを表す１ビット２値信号Ｄとｘiの大きさを表
す１ビット２値信号Ｂとを入力してＢの値によってＡあ
るいはＤのいずれかを出力する切り換え論理回路Ａ・Ｂ
＋Ｄ・によって構成することが可能となる。さらに、
下位桁からの中間桁上げをＫとすると、求める冗長２進
数１桁ｚiの大きさを表す１ビット信号は排他的論理和
回路によって、 Ｋ・（Ｂ・Ｄ＋・）＋・（・Ｄ＋Ｂ・） と決定でき、ｚiの符号を表す１ビット信号は、ＮＡＮ
Ｄ回路によって、 ＋（・Ｄ＋Ｂ・） と決定できる。したがって前記加算器（セル）個々の素
子数を少なくでき、かつ不要な信号線を省けるため、個
々の加算器（セル）の回路構成を簡単化でき、高速な演
算処理装置のＬＳＩ化が容易になる。
１ビット２値信号とその大きさ（つまり絶対値）を表す
１ビット２値信号で表すことにより、各桁毎の中間和決
定手段を冗長２進数１桁ｘiの大きさを表す１ビット２
値信号Ｂと２進数の１桁ｙiを表す１ビット２値信号Ｄ
を入力とする排他的論理和Ｂ・＋・Ｄによって構成
することが可能となる。また、各桁の中間桁上げ決定手
段を冗長２進数ｘiの符号を表す１ビット２値信号Ａと
２進数ｙiを表す１ビット２値信号Ｄとｘiの大きさを表
す１ビット２値信号Ｂとを入力してＢの値によってＡあ
るいはＤのいずれかを出力する切り換え論理回路Ａ・Ｂ
＋Ｄ・によって構成することが可能となる。さらに、
下位桁からの中間桁上げをＫとすると、求める冗長２進
数１桁ｚiの大きさを表す１ビット信号は排他的論理和
回路によって、 Ｋ・（Ｂ・Ｄ＋・）＋・（・Ｄ＋Ｂ・） と決定でき、ｚiの符号を表す１ビット信号は、ＮＡＮ
Ｄ回路によって、 ＋（・Ｄ＋Ｂ・） と決定できる。したがって前記加算器（セル）個々の素
子数を少なくでき、かつ不要な信号線を省けるため、個
々の加算器（セル）の回路構成を簡単化でき、高速な演
算処理装置のＬＳＩ化が容易になる。
実施例 以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例の演算処理装置を構成する
内部演算数１桁に相当する基本演算回路の概略回路図で
ある。特に、第１図は、制御信号ｔとｑによって加減算
あるいは恒等変換を実行する回路であり、次式の演算の
１桁に相当する部分を行う回路である。
内部演算数１桁に相当する基本演算回路の概略回路図で
ある。特に、第１図は、制御信号ｔとｑによって加減算
あるいは恒等変換を実行する回路であり、次式の演算の
１桁に相当する部分を行う回路である。
Ｚ＝Ｔ（Ｘ）＋Ｑ（Ｙ） ただし、上式の第１項の冗長２進数Ｔ（Ｘ）の第ｉ桁
は、ｔ＝１のときには、冗長２進数Ｘの第ｉ桁ｘiであ
り、ｔ＝０のときは、−ｘiである。また、第２項の２
進数Ｑ（Ｙ）の第ｉ桁は、ｑ＝０のときには、２進数Ｙ
の第ｉ桁ｙiであり、ｑ＝１のときには、０である。
は、ｔ＝１のときには、冗長２進数Ｘの第ｉ桁ｘiであ
り、ｔ＝０のときは、−ｘiである。また、第２項の２
進数Ｑ（Ｙ）の第ｉ桁は、ｑ＝０のときには、２進数Ｙ
の第ｉ桁ｙiであり、ｑ＝１のときには、０である。
まず、本発明の一実施例における冗長２進数の２値信号
化について説明する。
化について説明する。
冗長２進数の１桁ｘiあるいはｚiをそれぞれ２ビット信
号▲ｘ+ i▼▲ｘ- i▼あるいは▲ｚ+ i▼▲z- i▼で表し、
−１を１１，０を１０，１を０１と２ビット２値信号で
表現する。このとき、前記式の第２項Ｑ（Ｘ）の第ｉ桁
ｄi，中間和ｓi，および中間桁上げｃiは、それぞれ ｄi＝・ｙi ｓi＝▲ｘ- i▼ｄi ｃi＝（ｔ▲ｘ+ i▼）・▲ｘ- i▼＋ｄi・▲- i▼ の式で決定できる。また、最終和ｚiは ▲ｚ+ i▼＝ｓi＋i-1 ▲ｚ- i▼＝ｓiｃi-1 で表わされる２ビット信号で与えられる。ただし、・は
論理積（ＡＮＤ）を、＋は論理和（ＯＲ）を、は排他
的論理和（Ｅｘ−ＯＲ）を、▲- i▼，i-1はそれぞ
れ▲ｘ- i▼，ｃi-1の論理否定を表す演算子である。ま
た、ｃi-1は第ｉ−１桁からの中間桁上げを表す１ビッ
ト信号である。
号▲ｘ+ i▼▲ｘ- i▼あるいは▲ｚ+ i▼▲z- i▼で表し、
−１を１１，０を１０，１を０１と２ビット２値信号で
表現する。このとき、前記式の第２項Ｑ（Ｘ）の第ｉ桁
ｄi，中間和ｓi，および中間桁上げｃiは、それぞれ ｄi＝・ｙi ｓi＝▲ｘ- i▼ｄi ｃi＝（ｔ▲ｘ+ i▼）・▲ｘ- i▼＋ｄi・▲- i▼ の式で決定できる。また、最終和ｚiは ▲ｚ+ i▼＝ｓi＋i-1 ▲ｚ- i▼＝ｓiｃi-1 で表わされる２ビット信号で与えられる。ただし、・は
論理積（ＡＮＤ）を、＋は論理和（ＯＲ）を、は排他
的論理和（Ｅｘ−ＯＲ）を、▲- i▼，i-1はそれぞ
れ▲ｘ- i▼，ｃi-1の論理否定を表す演算子である。ま
た、ｃi-1は第ｉ−１桁からの中間桁上げを表す１ビッ
ト信号である。
第１図は、上記２値信号化による本実施例の基本演算回
路を示す。図中、ゲート６１１，６２５は排他的ＯＲ、
ゲート６１２はインバータ、ゲート６１３は２入力ＮＯ
Ｒ、ゲート６３１は２入力ＮＡＮＤ、ゲート６３２は排
他的ＮＯＲゲートである。また、ｐチャンネル・トラン
ジスタ６２１とｎチャンネル・トランジスタ６２２、お
よびｐチャンネル・トランジスタ６２３とｎチャンネル
・トランジスタ６２４は、それぞれトランスファー・ゲ
ートを構成してる。
路を示す。図中、ゲート６１１，６２５は排他的ＯＲ、
ゲート６１２はインバータ、ゲート６１３は２入力ＮＯ
Ｒ、ゲート６３１は２入力ＮＡＮＤ、ゲート６３２は排
他的ＮＯＲゲートである。また、ｐチャンネル・トラン
ジスタ６２１とｎチャンネル・トランジスタ６２２、お
よびｐチャンネル・トランジスタ６２３とｎチャンネル
・トランジスタ６２４は、それぞれトランスファー・ゲ
ートを構成してる。
また、▲ｘ+ i▼６０１および▲ｘ- i▼６０２は、前記冗
長２進数Ｘの第ｉ桁を表す２ビット信号であり、i６
０３は、２進数Ｙの第ｉ桁を表す１ビット信号ｙiの論
理否定を表す信号である。制御信号ｔ６０５は、ｔ＝１
のときＸとＹの加算を、ｔ＝０のときＹとＸの減算を表
す１ビット信号であり、制御信号ｑ６０４は、ｑ＝１の
ときＺ＝Ｘの恒等演算を、ｑ＝０のときＹとＸの加減算
を表す１ビット信号である。また、信号６１４は前記加
数Ｑ（Ｙ）の第ｉ桁を表す１ビット信号であり、信号６
１５および６０２が前記被加数Ｔ（Ｘ）の第ｉ桁を表す
２ビット信号である。さらに、信号６２６は前記中間和
を表す信号ｓiの論理否定を表す１ビット信号iであ
り、信号６２７は中間桁上げの有無を表す１ビット信号
ｃiであり、信号６２８は一桁下位の桁からの中間桁上
げの有無を表す１ビット信号ｃi-1である。出力▲ｚ+ i
▼６３３および▲ｚ- i▼６３４は加算数（つまり演算結
果）の第ｉ桁を表す２ビット信号である。
長２進数Ｘの第ｉ桁を表す２ビット信号であり、i６
０３は、２進数Ｙの第ｉ桁を表す１ビット信号ｙiの論
理否定を表す信号である。制御信号ｔ６０５は、ｔ＝１
のときＸとＹの加算を、ｔ＝０のときＹとＸの減算を表
す１ビット信号であり、制御信号ｑ６０４は、ｑ＝１の
ときＺ＝Ｘの恒等演算を、ｑ＝０のときＹとＸの加減算
を表す１ビット信号である。また、信号６１４は前記加
数Ｑ（Ｙ）の第ｉ桁を表す１ビット信号であり、信号６
１５および６０２が前記被加数Ｔ（Ｘ）の第ｉ桁を表す
２ビット信号である。さらに、信号６２６は前記中間和
を表す信号ｓiの論理否定を表す１ビット信号iであ
り、信号６２７は中間桁上げの有無を表す１ビット信号
ｃiであり、信号６２８は一桁下位の桁からの中間桁上
げの有無を表す１ビット信号ｃi-1である。出力▲ｚ+ i
▼６３３および▲ｚ- i▼６３４は加算数（つまり演算結
果）の第ｉ桁を表す２ビット信号である。
本例では、前記制御信号ｑ６０４によって２進数Ｙの各
桁を０に入れ替えて出力する手段は、NORゲート６１３
で実現される。冗長２進数Ｘの各桁の符号反転を実行す
る手段は、排他的ＯＲゲート６１１によって実現され
る。また、中間和決定回路は排他的ＯＲゲート６２５と
インバータ６１２とから構成され、中間桁上げ決定回路
は、トランスファー・ゲート６２１，６２２、トランス
ファー・ゲート６２３，６２４およびインバータ612か
ら成る切り換え回路によって構成される。さらに、中間
和を表す１ビット信号ｉと下位桁からの中間桁上げを
表す１ビット信号ｃi-1を入力して最終和の２ビット信
号▲ｚ+ i▼と▲ｚ- i▼を出力する回路は、ＮＡＮＤゲー
ト６３１および排他的ＮＯＲゲート６３２によって構成
している。
桁を０に入れ替えて出力する手段は、NORゲート６１３
で実現される。冗長２進数Ｘの各桁の符号反転を実行す
る手段は、排他的ＯＲゲート６１１によって実現され
る。また、中間和決定回路は排他的ＯＲゲート６２５と
インバータ６１２とから構成され、中間桁上げ決定回路
は、トランスファー・ゲート６２１，６２２、トランス
ファー・ゲート６２３，６２４およびインバータ612か
ら成る切り換え回路によって構成される。さらに、中間
和を表す１ビット信号ｉと下位桁からの中間桁上げを
表す１ビット信号ｃi-1を入力して最終和の２ビット信
号▲ｚ+ i▼と▲ｚ- i▼を出力する回路は、ＮＡＮＤゲー
ト６３１および排他的ＮＯＲゲート６３２によって構成
している。
また、図中の排他的ＯＲ回路はインバータとの種々の組
合せによって排他的ＮＯＲ回路に置き換えたり、ＮＡＮ
Ｄをインバータと組合せてＮＯＲに置き換えたり、ある
いは、それらの逆を容易に行い得ることは既知である。
合せによって排他的ＮＯＲ回路に置き換えたり、ＮＡＮ
Ｄをインバータと組合せてＮＯＲに置き換えたり、ある
いは、それらの逆を容易に行い得ることは既知である。
なお、本例ではトランスファー・ゲートを用いている
が、通常のゲートを用いて実現することも可能である。
が、通常のゲートを用いて実現することも可能である。
第２図は、第１図においてトランスファー・ゲートを使
用した部分回路７００をＮＯＲゲートによって構成した
一例である。ゲート７０１，702，７０３は共に２入力
ＮＯＲゲートである。ただし、回路の段数および素子数
が増えるので、複合ゲートを用いた構成も可能である。
用した部分回路７００をＮＯＲゲートによって構成した
一例である。ゲート７０１，702，７０３は共に２入力
ＮＯＲゲートである。ただし、回路の段数および素子数
が増えるので、複合ゲートを用いた構成も可能である。
以上に本実施例による演算処理装置を構成する基本演算
回路の一例を説明した。本実施例では、２値信号化にお
いて、全ての冗長２進数を同一の２値信号化で表現した
が、各桁の位置によって異なる２値信号化も可能であ
る。
回路の一例を説明した。本実施例では、２値信号化にお
いて、全ての冗長２進数を同一の２値信号化で表現した
が、各桁の位置によって異なる２値信号化も可能であ
る。
なお、本実施例では冗長２進数と２進数の冗長加算を用
いた例を説明したが、冗長減算についても同様にして実
施例を作成することが可能である。
いた例を説明したが、冗長減算についても同様にして実
施例を作成することが可能である。
また、第１図の基本演算回路は、６トランジスタの排他
的ＯＲ，排他的ＮＯＲを使用すると３２トランジスタで
あり、クリティカル・パスのゲート数は３ゲート段とな
る。
的ＯＲ，排他的ＮＯＲを使用すると３２トランジスタで
あり、クリティカル・パスのゲート数は３ゲート段とな
る。
本実施例によれば、冗長２進数と２進数との加減算等の
基本演算の実行に要する遅延が、演算数の桁数に関係な
く、一律に３ゲート段であり、また、前記基本演算の１
桁分に相当する回路は約30トランジスタ程度の素子から
構成される。
基本演算の実行に要する遅延が、演算数の桁数に関係な
く、一律に３ゲート段であり、また、前記基本演算の１
桁分に相当する回路は約30トランジスタ程度の素子から
構成される。
したがって、本基本演算回路の規則正しい配列構造の組
合せ回路によって構成した除算器は、順次桁上げ加算器
の配列構造である従来の減算シフト型除算器に比べ、ト
ランジスタ数でほぼ半分程度、計算時間（ゲート段数）
において３２ビットの除算で約１２分の１、６４ビット
の除算で約24分の１程度になる。
合せ回路によって構成した除算器は、順次桁上げ加算器
の配列構造である従来の減算シフト型除算器に比べ、ト
ランジスタ数でほぼ半分程度、計算時間（ゲート段数）
において３２ビットの除算で約１２分の１、６４ビット
の除算で約24分の１程度になる。
つまり、除算器等の演算処理装置の回路素子の削減、Ｌ
ＳＩ化の容易性および高速化等に効果がある。
ＳＩ化の容易性および高速化等に効果がある。
発明の効果 本発明によれば、演算処理装置の内部演算にあらわれる
加減算あるいは桁シフト（つまり恒等変換）を、各桁に
負値を許す符号付きディジット表現数を少なくとも入力
の一方とする冗長加算回路または冗長減算回路のどちら
か一方のみで組合せ回路として実現でき、加減算の各桁
の桁上げあるいは桁借りが高々１桁しか伝搬しないよう
にすることができるので、 (1)演算処理装置の素子数を削減でき、 (2)加減算が桁数によらず一定時間の高速処理できるた
め、演算処理装置の高速化が図れ、 (3)回路構成を比較的簡単化することができ、 (4)演算処理装置のＬＳＩ化が容易かつ経済的に行え
る、 等の効果がある。
加減算あるいは桁シフト（つまり恒等変換）を、各桁に
負値を許す符号付きディジット表現数を少なくとも入力
の一方とする冗長加算回路または冗長減算回路のどちら
か一方のみで組合せ回路として実現でき、加減算の各桁
の桁上げあるいは桁借りが高々１桁しか伝搬しないよう
にすることができるので、 (1)演算処理装置の素子数を削減でき、 (2)加減算が桁数によらず一定時間の高速処理できるた
め、演算処理装置の高速化が図れ、 (3)回路構成を比較的簡単化することができ、 (4)演算処理装置のＬＳＩ化が容易かつ経済的に行え
る、 等の効果がある。
第１図は本発明の一実施例を構成する基本演算回路の概
略回路図、第２図は第１図のトランスファー・ゲートの
説明のための図である。 ６１１，６２５……排他的ＯＲゲート，６３２……排他
的ＮＯＲゲート、６１２……インバータ、６１３，７０
１，７０２，７０３……２入力ＮＯＲゲート、６３１…
…２入力ＮＡＮＤゲート、621，６２３……ｐチャンネ
ル・トランジスタ、６２２，６２４……ｎチャンネル・
トランジスタ。
略回路図、第２図は第１図のトランスファー・ゲートの
説明のための図である。 ６１１，６２５……排他的ＯＲゲート，６３２……排他
的ＮＯＲゲート、６１２……インバータ、６１３，７０
１，７０２，７０３……２入力ＮＯＲゲート、６３１…
…２入力ＮＡＮＤゲート、621，６２３……ｐチャンネ
ル・トランジスタ、６２２，６２４……ｎチャンネル・
トランジスタ。
Claims (6)
- 【請求項１】少なくとも一方が符号付ディジット数であ
る複数の演算数の加算（減算）を行ない、その結果を符
号付ディジット数として出力する加算（減算）手段を備
えた演算処理装置であって、 前記加算（減算）手段が、各桁毎に、 （ａ）入力する複数の演算数の一つとして符号付ディジ
ット数の各桁の符号部を表す１ビット信号Ａとこの桁の
大きさを表す１ビット信号Ｂとを入力して、それらの演
算数の加算（減算）における中間桁上げ（中間桁借り）
を表す１ビット信号Ｃを出力する中間桁上げ（中間桁借
り）決定手段と、 （ｂ）前記複数の演算数の一つとして前記符号付ディジ
ット数の各桁の大きさを表す１ビット信号Ｂを入力し
て、それらの演算数の加算（減算）における中間和（中
間差）を表す１ビット信号Ｓを出力する中間和（中間
差）決定手段と、 （ｃ）前記中間和（中間差）決定手段で求めた中間和
（中間差）を表す１ビット信号Ｓと一桁下位桁に設けら
れた前記中間桁上げ（中間桁借り）決定手段で求めた下
位桁からの中間桁上げ（中間桁借り）を表す１ビット信
号Ｃとから加算（減算）の結果を決定して出力する最終
和（最終差）決定手段と を有することを特徴とする演算処理装置。 - 【請求項２】中間桁上げ（中間桁借り）決定手段が、２
つの１ビット信号を入力して、そのいずれか一方を、各
桁の大きさを表す１ビット信号Ｂの値によって選択する
選択回路を有することを特徴とする特許請求の範囲第１
項記載の演算処理装置。 - 【請求項３】中間和（中間差）決定手段が、 被加（減）数の大きさを表す１ビット信号と加（減）数
の大きさを表す１ビット信号とを入力する排他的論理和
回路を有することを特徴とする特許請求の範囲第１項記
載の演算処理装置。 - 【請求項４】最終和（最終差）決定手段が、 中間和（中間差）を表す１ビット信号Ｓと一桁下位桁か
らの中間桁上げ（中間桁借り）を表す１ビット信号Ｃと
を入力する排他的論理和回路を有することを特徴とする
特許請求の範囲第１項、第２項、第３項のいずれかに記
載の演算処理装置。 - 【請求項５】さらに、 （ｄ）１ビット制御信号Ｅと入力演算数のうちの一方の
演算数とを入力して、その１ビット制御信号Ｅの値によ
って前記演算数または定数のいずれかを出力する第２の
手段を有することを特徴とする特許請求の範囲第１項記
載の演算処理装置。 - 【請求項６】さらに、 （ｅ）１ビット制御信号Ｆと符号付ディジット数の各桁
の符号部を表す１ビット信号とを入力し、それらの入力
信号の排他的論理和を含む演算により中間桁上げ（中間
桁借り）決定手段の入力信号の一つである１ビット信号
Ａを生成する第１の手段を有し、その制御信号Ｆの値に
より加減算を行なうことを特徴とする特許請求の範囲第
１項、第２項、第３項、第５項のいずれかに記載の演算
処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164090A JPH0614317B2 (ja) | 1986-07-11 | 1986-07-11 | 演算処理装置 |
| US07/070,565 US4878192A (en) | 1986-07-11 | 1987-07-07 | Arithmetic processor and divider using redundant signed digit arithmetic |
| US03/239,243 US5031136A (en) | 1986-06-27 | 1990-05-07 | Signed-digit arithmetic processing units with binary operands |
| US07/599,275 US5153847A (en) | 1986-06-27 | 1990-10-16 | Arithmetic processor using signed digit representation of internal operands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164090A JPH0614317B2 (ja) | 1986-07-11 | 1986-07-11 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319035A JPS6319035A (ja) | 1988-01-26 |
| JPH0614317B2 true JPH0614317B2 (ja) | 1994-02-23 |
Family
ID=15786583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61164090A Expired - Lifetime JPH0614317B2 (ja) | 1986-06-27 | 1986-07-11 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614317B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4887821B2 (ja) * | 2006-02-15 | 2012-02-29 | 大日本印刷株式会社 | 線形補間演算器 |
-
1986
- 1986-07-11 JP JP61164090A patent/JPH0614317B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319035A (ja) | 1988-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6301600B1 (en) | Method and apparatus for dynamic partitionable saturating adder/subtractor | |
| US4878192A (en) | Arithmetic processor and divider using redundant signed digit arithmetic | |
| JPS595349A (ja) | 加算器 | |
| Ganguly et al. | A unified flagged prefix constant addition-subtraction scheme for design of area and power efficient binary floating-point and constant integer arithmetic circuits | |
| US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
| JPH0619685A (ja) | 並列乗算回路 | |
| US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
| JP2001350623A (ja) | 絶対値算術演算ユニット | |
| US4866657A (en) | Adder circuitry utilizing redundant signed digit operands | |
| US4890127A (en) | Signed digit adder circuit | |
| US4935892A (en) | Divider and arithmetic processing units using signed digit operands | |
| JP2001501341A (ja) | デジタル加算器回路 | |
| US5031136A (en) | Signed-digit arithmetic processing units with binary operands | |
| JPH0614317B2 (ja) | 演算処理装置 | |
| US4979140A (en) | Signed digit adder circuit | |
| Kwak et al. | High-speed CORDIC based on an overlapped architecture and a novel σ-prediction method | |
| JPH0528407B2 (ja) | ||
| JP3741280B2 (ja) | 桁上げ先見回路およびこれを用いた加算回路 | |
| JP2681968B2 (ja) | 演算処理装置 | |
| JPH061437B2 (ja) | 演算処理装置 | |
| US20060242219A1 (en) | Asynchronous multiplier | |
| US6301597B1 (en) | Method and apparatus for saturation in an N-NARY adder/subtractor | |
| JPH061435B2 (ja) | 演算処理装置 | |
| Veeramachaneni | Design of efficient VLSI arithmetic circuits | |
| US6272514B1 (en) | Method and apparatus for interruption of carry propagation on partition boundaries |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |