JPS595349A - 加算器 - Google Patents
加算器Info
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- JPS595349A JPS595349A JP58113614A JP11361483A JPS595349A JP S595349 A JPS595349 A JP S595349A JP 58113614 A JP58113614 A JP 58113614A JP 11361483 A JP11361483 A JP 11361483A JP S595349 A JPS595349 A JP S595349A
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- Japan
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- signal
- carry
- adder
- circuit
- sum
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4812—Multiplexers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル加算器に関する。
桁情報の伝播を伴う固定小数点加算機能は、デジタル機
能としては共通して要求される機能である。この作用は
、回路レイアウト面積と加算速度との関係を考慮して設
計者が行なう選択により種々の方法で実行される。
能としては共通して要求される機能である。この作用は
、回路レイアウト面積と加算速度との関係を考慮して設
計者が行なう選択により種々の方法で実行される。
ｌ−ビット全加算器に対するプール真理直衣がＦ記の表
１に示されている。ここではＡｉは第１オペランド、Ｂ
ｉは第２オペランド、Ｃ１は指入力信号、Ｃｉ＋＋は桁
出力信号、Ｄｉは和信号、そしてＰｉは伝播信号である
。伝播信号とは和信号と桁信号の両方を作るのに用いら
れる中間信号である。
１に示されている。ここではＡｉは第１オペランド、Ｂ
ｉは第２オペランド、Ｃ１は指入力信号、Ｃｉ＋＋は桁
出力信号、Ｄｉは和信号、そしてＰｉは伝播信号である
。伝播信号とは和信号と桁信号の両方を作るのに用いら
れる中間信号である。
表 １
Ｃｉ Ａｉ Ｂｉ Ｐｉ ｌ）ｉ Ｃｉ＋ｔｏ ｏｏ
ｏ ｏ。
ｏ ｏ。
００１１１０
０１０１１０
０１１ ００１
１０００１０
１０１１０１
１１０１０１
１１１０１１
表１を完成するだめのプール方程式は次式で表わされる
。 ＩＰｉ
＝ Ａｉ Ｘ０ＩＬ Ｂ１Ｃ１＋＋ ＝ Ｐｉ
Ｘ Ｃｉ ＋ Ｐｉ Ｘ ｔ３ｉＤｉ ＝ Ｐ
ｉＸＯＲＣｉ である。
。 ＩＰｉ
＝ Ａｉ Ｘ０ＩＬ Ｂ１Ｃ１＋＋ ＝ Ｐｉ
Ｘ Ｃｉ ＋ Ｐｉ Ｘ ｔ３ｉＤｉ ＝ Ｐ
ｉＸＯＲＣｉ である。
ここで”Ｘ ０１（”は排他的論理和、”Ｘ′は論理積
、モして”＋”は論理和を表わす。出力Ｃｉ＋＋とＤｉ
ｆｔ−Ａｉ 、 ｆ３ｉ 、 Ｃｉ 、 Ｐｉ及びそ
の逆Ｐｉから発生される。
、モして”＋”は論理和を表わす。出力Ｃｉ＋＋とＤｉ
ｆｔ−Ａｉ 、 ｆ３ｉ 、 Ｃｉ 、 Ｐｉ及びそ
の逆Ｐｉから発生される。
こりよ５に加算器は、２つの重要な機能、即ち加算と桁
上げな行なう回路を有する。従来の設計では、これら２
つの機能を別個の回路で構成し、そしてそれらを後で線
路で結線する構成となっていた。しかしながら、加算機
能と桁上げ機能とを行う各回路間を電線又は他の電気的
結合手段で結合することは、各回路中に冗長な論理回路
ケ持ち込むことになる。
上げな行なう回路を有する。従来の設計では、これら２
つの機能を別個の回路で構成し、そしてそれらを後で線
路で結線する構成となっていた。しかしながら、加算機
能と桁上げ機能とを行う各回路間を電線又は他の電気的
結合手段で結合することは、各回路中に冗長な論理回路
ケ持ち込むことになる。
本発明の目的は二進加算器を提供することであり、本発
明による二進加算器は大規模集積回路（ＬＳｔＩ）にて
製造可能であり、回路内のすべての結合点に容易にアク
セスできるという利点を有する。冗長な論理要素は不必
要であり、規則正しい回路要素配列をなしており、回路
はＮ−ビット加算器を容易に構成できる。そして本回路
は少ない回路要素で構成され、寸法は小さく、加算速度
も早（なる。以下図面を用いて本発明を説明する。
明による二進加算器は大規模集積回路（ＬＳｔＩ）にて
製造可能であり、回路内のすべての結合点に容易にアク
セスできるという利点を有する。冗長な論理要素は不必
要であり、規則正しい回路要素配列をなしており、回路
はＮ−ビット加算器を容易に構成できる。そして本回路
は少ない回路要素で構成され、寸法は小さく、加算速度
も早（なる。以下図面を用いて本発明を説明する。
第１図は従来の４ビット先見桁上げ加算器（キャリイ・
ルック・アヘッド・アダー）のブロック図である。この
従来加算器においては、桁上げ信号通路ｌＯと和信号通
路２ｏとにそれぞれ別個に論理回路が必要である。入力
信号は第１オペランド、Ａ（０−３）、第２オペランド
、Ｂ（０−３）、及び前の加算セルからの線３ｏ上の桁
上げ入力信号Ｃｉｎである。出力は相のデジタル信号Ｄ
（０−３）と桁上げ出力信号Ｃｏｕｔ である。グー）
３１−３４は２人カアンドゲートであり、ゲート４１−
４８は２人力排他的オアゲートであり、ゲート５０は４
人カアンドゲートであり、そして装置６１−６７は２対
１マルチプレクサ（ＭＬＩＸ）である。
ルック・アヘッド・アダー）のブロック図である。この
従来加算器においては、桁上げ信号通路ｌＯと和信号通
路２ｏとにそれぞれ別個に論理回路が必要である。入力
信号は第１オペランド、Ａ（０−３）、第２オペランド
、Ｂ（０−３）、及び前の加算セルからの線３ｏ上の桁
上げ入力信号Ｃｉｎである。出力は相のデジタル信号Ｄ
（０−３）と桁上げ出力信号Ｃｏｕｔ である。グー）
３１−３４は２人カアンドゲートであり、ゲート４１−
４８は２人力排他的オアゲートであり、ゲート５０は４
人カアンドゲートであり、そして装置６１−６７は２対
１マルチプレクサ（ＭＬＩＸ）である。
かかる加算器に用いられる特に効率の良い２対ＩＭ［Ｊ
Ｘ（１００）の詳細が第２Ａ図及び第２Ｂ図に図示され
ている。入力信号は線路１３０ 、１４０ 。
Ｘ（１００）の詳細が第２Ａ図及び第２Ｂ図に図示され
ている。入力信号は線路１３０ 、１４０ 。
１５０にそれぞれ与えられるＩＮｏ信号、ＩＮ１信号お
よび制御（ＣＯＮＴＲＯＬ）信号であり、出力信号は線
路１６０上の出力信号（ＯＵＴ）である。制御信号が論
理“０″であるとき、ＰチャネルＭＯ８ＦＥＴ１１０は
”、ｔ ン”、Ｎｆ’ｒネルＭＯ８Ｆ”ＢＴ１２０は“
オフ“であり、ＩＮｏ信号が出力線に与えられる。制御
信号が論理１１０であるとき、ＮチャネルＭＯ８Ｆ’
ＥＴ １２０は”オン”、ＰチャネルＭＯ８ＦＩＥ、′
ｒ １１０ ハ’ オフ ” テ、＆す、ＩＮ、信号が
出力線に与えられる。このため、ＭＯＸ １００に対す
るプール方程式は次式となる。
よび制御（ＣＯＮＴＲＯＬ）信号であり、出力信号は線
路１６０上の出力信号（ＯＵＴ）である。制御信号が論
理“０″であるとき、ＰチャネルＭＯ８ＦＥＴ１１０は
”、ｔ ン”、Ｎｆ’ｒネルＭＯ８Ｆ”ＢＴ１２０は“
オフ“であり、ＩＮｏ信号が出力線に与えられる。制御
信号が論理１１０であるとき、ＮチャネルＭＯ８Ｆ’
ＥＴ １２０は”オン”、ＰチャネルＭＯ８ＦＩＥ、′
ｒ １１０ ハ’ オフ ” テ、＆す、ＩＮ、信号が
出力線に与えられる。このため、ＭＯＸ １００に対す
るプール方程式は次式となる。
出力＝（（制御信号）ｘ（ＩＮ、信号）〕＋〔（制御信
号）ｘ（ＩＮｏ信号）〕 この式は表１のプール方程式におけるＣｉの表示と同じ
形なしている。第２Ｂ図は２対Ｉ ＭＵＸｌｏｏ の論
理的等価回路図である。
号）ｘ（ＩＮｏ信号）〕 この式は表１のプール方程式におけるＣｉの表示と同じ
形なしている。第２Ｂ図は２対Ｉ ＭＵＸｌｏｏ の論
理的等価回路図である。
再び第１図において、このセルは加算器中の最下位桁部
のセルであるので、線路３ｏ＾号Ｃ１ｎ＝０とする。も
し例えばＡオペランドが００１１（十進数の３）、Ｂオ
ペランドが０１０１ （十進数の５）とすると、Ｄ線、
Ｄ（０−３）上の結果として生じる和はｔｏｏｏとなる
（十進数の８）。和は４桁Ｄ（０−３）内で作られるか
ら、桁上げ信号Ｃｏｕｔ＝０ である。この従来の加算
器では、ＭＵＸ６１．６２及び６３が桁上げ信号Ｃｏｕ
ｔを発生するりプル径路を与え、ＭＵＸ６４．６５及び
６６が和信号Ｄ（０−３）を発生する別個のりプル径路
を与える。
のセルであるので、線路３ｏ＾号Ｃ１ｎ＝０とする。も
し例えばＡオペランドが００１１（十進数の３）、Ｂオ
ペランドが０１０１ （十進数の５）とすると、Ｄ線、
Ｄ（０−３）上の結果として生じる和はｔｏｏｏとなる
（十進数の８）。和は４桁Ｄ（０−３）内で作られるか
ら、桁上げ信号Ｃｏｕｔ＝０ である。この従来の加算
器では、ＭＵＸ６１．６２及び６３が桁上げ信号Ｃｏｕ
ｔを発生するりプル径路を与え、ＭＵＸ６４．６５及び
６６が和信号Ｄ（０−３）を発生する別個のりプル径路
を与える。
第３図は本発明の一実施例による加算器のブロック図で
ある。図において、ＭＵＸ ２１０．２１１゜２１２及
び２１３は、和信号Ｄ（０−３）を桁上げ信号Ｃｇｕｔ
の両方に対して単一のりプル径路を与えている。この
ため本発明によれば４ビツト加算器は５個のＭＵＸ（２
１０〜２１４）を使用する。
ある。図において、ＭＵＸ ２１０．２１１゜２１２及
び２１３は、和信号Ｄ（０−３）を桁上げ信号Ｃｇｕｔ
の両方に対して単一のりプル径路を与えている。この
ため本発明によれば４ビツト加算器は５個のＭＵＸ（２
１０〜２１４）を使用する。
一方、第１図の従来の加算器は７個のＭＵＸ（６１−６
７）を使用する。
７）を使用する。
第３図では、また第１図では用いられたアンド’７’−
）３１〜３４ を使用していない。アンドゲート３１−
３４ によって行なわれていた論理機能は、和と桁上
げ機能を行なうのに使われる２対ｌマルチプレクサの作
用を充分に利用することによって除かれている。さらに
第３図に示されているように、Ｂオヘラｙ）”Ｂ （０
−３）ハＭＬＪＸ２１０−２１３ヘのＧ（０−３）入力
として直接用いられている。
）３１〜３４ を使用していない。アンドゲート３１−
３４ によって行なわれていた論理機能は、和と桁上
げ機能を行なうのに使われる２対ｌマルチプレクサの作
用を充分に利用することによって除かれている。さらに
第３図に示されているように、Ｂオヘラｙ）”Ｂ （０
−３）ハＭＬＪＸ２１０−２１３ヘのＧ（０−３）入力
として直接用いられている。
このことも回路素子数を減少させる。
以上の説明より明らかなように本発明によれば冗長な論
理要素な用いることな（回路構成が極めて簡単な加算器
を提供できる。なお上述回路はＭＯ８構造以外の他の技
術により構成できることは勿論である。
理要素な用いることな（回路構成が極めて簡単な加算器
を提供できる。なお上述回路はＭＯ８構造以外の他の技
術により構成できることは勿論である。
第１図は従来の４ビツト加算器のブロック図、第２Ａ図
は第１図に示したマルチプレクサの詳細回路図、第２Ｂ
図は第２Ａ図に示したマルチプレクサの等価回路図、第
３図は本発明による加算器のブロック図である。 ６１〜６７：マルチプレクサ ２１０〜２１４：マルチプレクサ
は第１図に示したマルチプレクサの詳細回路図、第２Ｂ
図は第２Ａ図に示したマルチプレクサの等価回路図、第
３図は本発明による加算器のブロック図である。 ６１〜６７：マルチプレクサ ２１０〜２１４：マルチプレクサ
Claims (1)
- 第１オペランドと第２オペランドとを入力信号とする第
１論理回路と、桁上げ入力信号および前記第１論理回路
の出力信号とを入力信号とし和信号を出力する第２論理
回路と、前記第１論理回路の出力信号な制御信号、前記
第２オペランドおよび前記桁上げ入力信号を入力信号と
し、桁上げ信号を発生する選択的ゲート回路とを有する
加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US39420182A | 1982-07-01 | 1982-07-01 | |
| US394201 | 1982-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595349A true JPS595349A (ja) | 1984-01-12 |
Family
ID=23557977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113614A Pending JPS595349A (ja) | 1982-07-01 | 1983-06-23 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0098692A3 (ja) |
| JP (1) | JPS595349A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6270935A (ja) * | 1985-09-24 | 1987-04-01 | Sharp Corp | デイジタル加算器 |
| US4682303A (en) * | 1983-09-05 | 1987-07-21 | Matsushita Electric Industrial Co., Ltd. | Parallel binary adder |
| JPH0214142U (ja) * | 1988-07-07 | 1990-01-29 | ||
| US4918642A (en) * | 1988-03-29 | 1990-04-17 | Chang Chih C | Isolated carry propagation fast adder |
| JPH04242825A (ja) * | 1990-05-10 | 1992-08-31 | Xilinx Inc | プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイ |
| JPH04296933A (ja) * | 1991-03-04 | 1992-10-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US7867593B2 (en) | 2004-03-17 | 2011-01-11 | Brother Kogyo Kabushiki Kaisha | Tape for tape printer |
| CN111384944A (zh) * | 2018-12-28 | 2020-07-07 | 上海寒武纪信息科技有限公司 | 全加器、半加器、数据处理方法、芯片及电子设备 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4718034A (en) * | 1984-11-08 | 1988-01-05 | Data General Corporation | Carry-save propagate adder |
| EP0218071B1 (de) * | 1985-09-30 | 1993-02-17 | Siemens Aktiengesellschaft | Addierzelle für Carry-Ripple-Addierer in CMOS-Technik |
| JP2885402B2 (ja) * | 1988-06-15 | 1999-04-26 | 富士通株式会社 | 並列形全加算器の桁上げ伝搬回路 |
| US5357235A (en) * | 1992-04-30 | 1994-10-18 | Sgs-Thomson Microelectronics, Inc. | Parallelized magnitude comparator |
| US5319347A (en) * | 1992-04-30 | 1994-06-07 | Sgs-Thomson Microelectronics, Inc. | Parallelized magnitude comparator for comparing a binary number to a fixed value |
| GB2270400B (en) * | 1992-09-08 | 1996-09-18 | Sony Corp | Digital audio mixer |
| AU2002317928A1 (en) * | 2001-06-13 | 2003-05-19 | Zencod S.A. | Cryptographic processing accelerator board |
| US7746100B2 (en) * | 2008-04-28 | 2010-06-29 | Altera Corporation | Flexible adder circuits with fast carry chain circuitry |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3767906A (en) * | 1972-01-21 | 1973-10-23 | Rca Corp | Multifunction full adder |
| DE2647982A1 (de) * | 1976-10-22 | 1978-04-27 | Siemens Ag | Logische schaltungsanordnung in integrierter mos-schaltkreistechnik |
-
1983
- 1983-06-08 EP EP83303301A patent/EP0098692A3/en not_active Withdrawn
- 1983-06-23 JP JP58113614A patent/JPS595349A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682303A (en) * | 1983-09-05 | 1987-07-21 | Matsushita Electric Industrial Co., Ltd. | Parallel binary adder |
| JPS6270935A (ja) * | 1985-09-24 | 1987-04-01 | Sharp Corp | デイジタル加算器 |
| US4918642A (en) * | 1988-03-29 | 1990-04-17 | Chang Chih C | Isolated carry propagation fast adder |
| JPH0214142U (ja) * | 1988-07-07 | 1990-01-29 | ||
| JPH04242825A (ja) * | 1990-05-10 | 1992-08-31 | Xilinx Inc | プログラマブル論理デバイスと論理ブロックの順序アレイと集積回路構造とコンフィグラブル論理ブロックアレイ |
| JPH04296933A (ja) * | 1991-03-04 | 1992-10-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US7867593B2 (en) | 2004-03-17 | 2011-01-11 | Brother Kogyo Kabushiki Kaisha | Tape for tape printer |
| CN111384944A (zh) * | 2018-12-28 | 2020-07-07 | 上海寒武纪信息科技有限公司 | 全加器、半加器、数据处理方法、芯片及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0098692A3 (en) | 1986-04-16 |
| EP0098692A2 (en) | 1984-01-18 |
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