DE2647982A1 - Logische schaltungsanordnung in integrierter mos-schaltkreistechnik - Google Patents

Logische schaltungsanordnung in integrierter mos-schaltkreistechnik

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DE2647982A1 DE19762647982 DE2647982A DE2647982A1 DE 2647982 A1 DE2647982 A1 DE 2647982A1 DE 19762647982 DE19762647982 DE 19762647982 DE 2647982 A DE2647982 A DE 2647982A DE 2647982 A1 DE2647982 A1 DE 2647982A1
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Description

SIEMSHS AKTIESGESELESCHAPT . Unser Zeichen:
Berlin und München £ 76 P 1 t 5 δ BRD
Logische Schaltungsanordnung in integrierter MOS-Sehaltkreisteehnik.
Die vorliegende Erfindung betrifft eine mehrstufige logische Schaltungsanordnung in integrierter Schaltkreistechnik mit Gattern zur Erzeugung und zur Übertragung von Übertragssignalen zwischen den Stufen.
Eine bekannte Möglichkeit der Ausbildung von logischen Verknüpfungsschaltungen in integrierter MOS-Technik zur binären Signalübertragung stellen statische Gatter dar, in denen ein als Lastwiderstand geschalteter MOS-Transistor und wenigstens ein Schalt-MOS-Iransistor in Reihe geschaltet sind. Der Yerbindungspunkt von Lasttransistor und Schalttransistoren stellt äen Ausgang der Stufe dar. Die Steuerelektroden der Schalttransistoren stellen die Eingänge der Stufe dar. Immer dann, wenn der aus Schalttransistoren bestehende Strompfad durchgeschaltet ist, so fließt ein Gleichstrom über die gesamte Stufe, d. h., eine solche Stufe verbraucht Huhe-Verlustleistung. Bei vielstufigen logischen Schaltungsanordnungen, welche logische oder arithmetische Operationen mit dabei entstehenden Übertragssignalen ausführen (beispielsweise Addition von Mehrbit-Wörtern), wird die Verlustleistung bei Verwendung solcher Gatterstufen für die Übertragssignale beträchtlich.
Weiterhin muß am Ausgang solcher Gatterstufen aus Gründen der Störsicherheit ein bestimmter minimaler Signalhub gewährleistet
Lz-12 iiem/19.10.1976
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sein. Dieser Signalhub ist durch das Leitfähigkeitsverhältnis von Schalttransistoren zu Lasttransistor festgelegt, wobei dieses Leitfähigkeitsverhältnis seinerseits durch die charakteristischen Transistorgrößen Kanallänge und Kanalbreite gegeben ist. Derartige Gatter werden daher auch als Verhältnisgattei· bezeichnet. Damit der Signalhub groß ist, muß dieses Verhältnis von Kanalbreite zu Kanallänge für den als Lastwiderstand geschalteten MOS-Transistor groß gewählt werden. Daraus folgt, daß die Freiheit bei der Dimensionierung von statischen Verhältnisgattern beschränkt ist. Dies ist insbesondere für die Schaltzeiten solcher Gatter nachteilig. Ist der Ausgangswiderstand aufgrund der vorgenannten Dimensionierungsvorsehrift hinsichtlich des Signalhubs groß, so werden auch die aus Ausgangswiderstand einer vorangehenden Stufe und kapazitivem Eingangswiderstand der nachfolgenden Stufe gebildeten Zeitkonstanten groß, wodurch die Schaltzeiten entsprechend groß werden.
Um den vorgenannten Nachteil bei Verhältnisgattern zu vermeiden, sind verhältnislose dynamische Gatter bekannt geworden. Bei derartigen verhältnislosen dynamischen Gattern wird aber der Vorteil einer geringen Gleichstrom-Verlustleistung wegen der hier erforderlichen Steuertakte durch größere Schaltungskomplexität erkauft.
Es ist weiterhin bekannt, daß MOS-Transistoren symmetrisches Schaltverhalten besitzen, d. h., sie können mit ihrer gesteuerten Strecke zwischen Source und Drain direkt in einen signalführenden Zweig eingeschaltet werden, wobei eine Signalübertragung (Transfer) als Punktion von an der Steuerelektrode (Gate) stehenden Steuer-Signalen in beiden Richtungen möglich ist.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine gleichstromfreie Übertragung von Übertragssignalen in logischen Schaltungsanordnungen zu schaffen, wobei durch Vermeidung dynamischer verhältnisloser Gatter statisches Schaltverhalten gewährleistet sein soll.
Diese Aufgabe wird bei einer logischen Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß
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die die Übertragssignale übertragenden Gatter als Transfer-Gatter ausgebildet sind.
Daraus ergibt sich der Vorteil einer praktisch gleichstromverlustleistungsfreien Übertragung von Übertragssignalen, wobei auch die Dimensionierungsfrexheit nicht begrenzt ist, weil aufgrund der statischen Verlustleistungsfreiheit die charakteristische Transistorgröße Kanallänge zu Kanalbreite nur in Abhängigkeit von Lastkapazität und Schaltzeit zu wählen ist.
Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.
Die Erfindung wird im Folgenden anhand von in !Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:
Figur 1 eine Stufe einer als Volladdierer ausgebildeten logischen Schaltungsanordnung gemäß der Erfindung;'
Figur 2 eine als Vergleicher ausgebildete logische Schaltungsanordnung gemäß der Erfindung;
Figur 3 eine als Synchron-Binärzähler ausgebildete logische Schaltungsanordnung gemäß der Erfindung;
Figur 4 eine als Vorwärts-Rückwärts-Synchron-Binärzähler ausgebildete logische Schaltungsanordnung gemäß der Erfindung; und
Figur 5 eine als dekadischer Zähler ausgebildete logische Schaltungsanordnung gemäß der Erfindung.
Das in Figur 1 dargestellte Schaltbild stellt eine Stufe eines Volladdierers für mehrstellige Dualzahlen dar. Die einzelnen Stellen der zu addierenden Dualzahlen seien mit a. bis a bzw. b1 bis b bezeichnet. Die durch die in Figur 1 dargestellte Stufe zu addierenden Stellen der beiden Dualzahlen seien die Stellen n. Da die beiden zu addierenden Stellen im Ausführungsbeispiel in invertierter Form in die Additionsstufe einzuspeisen sind, sind deren Eingänge mit ä bzw. b"n bezeichnet. Diese
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beiden Eingänge liegen parallel an den Eingängen eines Und-Gatters 1 und eines Nor-Gatters 2. Der Ausgang des Uhd-Gatters sowie der Ausgang des Nor-Gatters 2 sind an jeweils einen Eingang eines weiteren Nor-Gatters 3 angekoppelt. 5
Ein Eingang C-, nimmt ein Übertragssignal von der Additionsstufe für die vorangehende niederwertige Stelle auf. Dieser Übertragssignaleingang C„ Λ ist an jeweils einen Eingang eines
η— ι
Nand-Gatters 5 bzw. eines Oder-Gatters 6 angekoppelt. Der jeweils andere Eingang des Nand-Gatters 5 und des Oder-Gatters 6 ist an den Ausgang des Nor-Gatters 3 angekoppelt. Die Ausgänge des Nand-Gatters 5 und des Oder-Gatters 6 sind jeweils an einen Eingang eines Nand-Gatters 7 angekoppelt, an dessen Ausgang das Summensignal abnehmbar ist. Da dieses Summensignal am Ausgang des Nand-Gatters 7 in invertierter Form, vorliegt, ist dieser Ausgang mit S bezeichnet. In besonderer Ausgestaltung der Erfindung ist pro Additionsstufe des Volladdierers ein Übertragssignal-Transfer-Gatter vorgesehen, das
einen ersten, einen Transfer-Transistor T- enthaltenden Zweig, der ein bei der Addition in derselben Stufe entstehendes Übertragssignal auf den Übertragssignalausgang überträgt,
einen zweiten, einen Transfer-Transistor Tp enthaltenden Zweig, der ein bei der Addition in der vorangehenden Additionsstufe für die niederwertigere Stelle entstehendes Übertragssignal, das bei der Addition in der selben Stufe ebenfalls ein Übertragssignal bedingt, auf den Übertragssignalausgang C überträgt,
und einen gemeinsamen Steuereingang, der über einen Inverter 4 auf die Steuerelektrode des Transfertransistors T1 und direkt auf den Transfertransistor Tp geführt ist,
umfaßt. Der Transfertransistor T1 liegt dabei mit seiner gesteuerten Strecke zwischen dem Ausgang des Nor-Gatters 2 und dem Übertrags Signalausgang C , während der Transfer-Transistor Tp mit
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seiner gesteuerten Strecke zwischen dem Übertragssignaleingang C-. und dem Übertragssignalausgang G liegt. Der Ausgang des Nor-Gatters 3 bildet den Steuereingang für die beiden Transfer-Transistoren T^ und T2, wobei das Steuersignal für den Transfer Transistor T1 durch den Inverter 4 erzeugt wird.
Zur Erläuterung der Wirkungsweise des erfindungsgemäßen Volladdierers seien zwei charakteristische Fälle betrachtet.
Zunächst sei angenommen, daß in der dargestellten η-ten Stufe die dual en Ziffern a-n=1 und b =1 zu addieren sind, wobei die Addition in der vorangehenden Additionsstufe für die niederwertigere Stelle keinen Übertrag erzeugt hat, d. h., am Übertragssignaleingang C-. steht eine logische "0". Da die zu addierenden Ziffern in invertierter Form in die Additionsstufe eingespeist werden, steht am Ausgang des ünd-G-atters 1 eine logische "0", während am Ausgang des Nor-Gatters 2 eine logische "1" steht. Am Ausgang des Nor-Gatters 3 steht dann eine logische "0", welche durch den Inverter 4 in eine logische "1" überführt wird, so daß der Transfer-Transistor T^ durchgesteuert und die am Ausgang des Nor-Gatters 2 stehende logische "1" auf den Übertragssignalausgang C übertragen wird.
Wie weiterhin ohne weiteres zu ersehen ist, ergibt sich aufgrund der logischen "0" am Ausgang des Nor-Gatters 3 und der logischen "0" am Übertragssignaleingang C-. am Ausgang S eine logische "1", welche das invertierte Ergebnis für das Summensignal in dieser Stufe darstellt.
Als weiterer charakteristischer Pail sei angenommen, daß in der in Figur 1 dargestellten Additionsstufe die dualen Ziffern a =1 und b =0 zu addieren sind und daß die Addition in der vorangehenden Stufe für die niederwertigere Stelle ein Übertragssignal ergeben hat, so daß am Übertragssignaleingang C-, eine logische "1" steht. Die invertierten logischen Eingangssignale ä und b" sind dann 0 bzw. 1. Dabei ergibt sich dann sowohl am Ausgang des Und-Gatters 1 als auch am Ausgang des Nor-Gatters 2 eine logische "0", was am Ausgang des Nor-Gatters 3 eine logische "1"
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bewirkt. Damit steht dann am Transfer-Transistor T- eine logische "0" und am Eingang des Transfer-Transistors T2 eine logische "1". Das bedeutet, daß die am Übertragssignaleingang C-. stehende logische "1" auf dem Übertragssignalausgang C übertragen wird. 5
Oa weiterhin alle Eingangssignale des Nand-Gatters 5 und des Oder-Gatters 6 gleich einer logischen "1" sind, ergibt sich am Ausgang S als invertiertes Summensignal eine logische "1".
Y/ie die beiden vorstehend erläuterten Beispiele zeigen, überträgt der Transfer-Transistor T^ Übertragssignale, welche bei der Addition in diese Stufe entstehen, während der Transfer-Transistor T2 Übertragssignale überträgt, wenn in der vorhergehenden Stufe für die niederwertigere Stelle ein Übertragssignal entstanden ist und wenn gleichzeitig aufgrund dieses Übertragssignals aus der niederwertigeren Stufe bei der nachfolgenden Addition ebenfalls ein Übertragssignal entsteht.
Figur 2 zeigt eine Ausführungsform einer Stufe einer als Vergleicher ausgebildeten logischen Schaltungsanordnung zum Vergleich von mehrstelligen Dualzahlen. Die in dieser Stufe zu vergleichenden Stellen zweier Dualzahlen seien die Stellen n. An mit a bzw. b bezeichneten Eingängen werden die miteinander zu vergleichenden Stellen der Dualzahlen in die Stufe eingespeist. Je nach dem, ob a kleiner oder größer als b ist, liefert die Stufe an einem Ausgang C bzw. C' ein Ausgangssignal, welches das Übertragssignal für die nächstfolgende Stufe darstellt. Entsprechend besitzt die in Pigur 2 dargestellte Stufe Eingänge C _., bzw. C' *, an denen die Übertragssignale von der vorangellenden Stufe zum Vergleich der niederwertigeren Stellen der zu vergleichenden Dualzahlen eingespeist werden. Die zu vergleichenden Ziffern a bzw. b werden in je einen Eingang zweier Hor-Gatter 17 und 18 eingespeist. Die beiden verbleibenden Eingänge dieser Nor-Gatter 17 und 18 erhalten in der dargestellten Weise über einen Inverter 19 bzw. 20 das invertierte Eingangssignal. Die Ausgänge der Nor-Gatter 17 und 18 liegen an jeweils einem Eingang eines weiteren Nor-Gatters
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Im Signalzweig zwischen den Übertragssignaleingängen CnI und C' - und den ÜbertragsSignalausgängen C und C' liegt jeweils ein
Il"-" I IX ZX
Transfer-Transistor T-^ bzw. T-g. Diese beiden Transfer-Transistoren werden gemeinsam vom Ausgang des Nor-Gatters 21 angesteuert und bilden einen Teil eines Transfer-Gatters für die Übertragsfoignale.
Weiterhin enthält dieses Transfergatter einen Kreis mit zwei Zweigen, in denen jeweils zv/ei Transfer-Transistoren T-q bzw. T1 . O sowie T-- und T- ρ in Reihe an einer vorgegebenen Spannung IL-liegen, wobei die Steuerelektroden dieser Transfer-Transistoren wechselweise kreuzgekoppelt sind und die Yerbindungspunkte der gesteuerten Strecken dieser Transfer-Transistoren zwischen Source und Drain an den ÜbertragsSignalausgängen C und C' liegen.
Zur Erläuterung der Wirkungsweise eines derartigen Tergleichers seien zwei charakteristische Fälle für die in Figur 2 dargestellte Stufe betrachtet.
Es sei zunächst angenommen, daß der Vergleich in einer nicht dargestellten vorangehenden Stufe für die niederwertigere Stelle der zu vergleichenden Dualzahlen Gleichheit ergeben hat, d. h., an den Übertragssignaleingängen On-1 und Cn_-| steht jeweils eine logische "0". Weiterhin sei angenommen, daß in den zu vergleichenden Dualzahlen a größer als b sei. Dabei steht dann am Eingang a eine logische "1" und am Eingang bn eine logische "0". Wie ohne weiteres einzusehen ist, ergibt sich dann am Atxsgang des Nor-Gatters 21 eine logische "0", so daß die Transfer-Transistoren T-C und T-g gesperrt sind. Da weiterhin bei den gewählten Zuständen der Eingangssignale am Ausgang des Nor-Gatters 17 eine logische "0" und am Ausgang des Nor-Gatters 18 eine logische "1" steht, sind die Transfer-Transistoren T-, und T^. durchgesteuert, während die Transfer-Transistoren T-q und T-2 gesperrt sind. Über den durchgesteuerten Transfer-Transistor T.j, wird die Spannung Ft auf den Übertragssignalausgang C' übertragen, wodurch angezeigt wird, daß a größer als b ist, was der oben gemachten Voraus-
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Setzung entspricht. Gleichzeitig wird der Übertragssignalausgang C über den durchgesteuerten Transfer-Transistoz' 'S., auf Masse gelegt, wodurch in jedem Fall sichergestellt wird, daß am Übertragssignalausgang C eine logische "0" steht. 5
Unabhängig vom Vergleich in der vorangehenden Stufe für die niederwertigere Stelle der zu vergleichenden Dualzahlen wird also nur das Ergebnis des Vergleichs in der dargestellten Stufe auf die nächstfolgende Stufe für eine höherwertigere Stelle übertragen. Ergibt sich nämlich aufgrund des Vergleiches, daß die Dualzahl a in der η-ten Stelle größer ist, so ist es gleichgültig, welches Ergebnis der Vergleich in der vorangehenden Stufe für die niederwertigere Stelle ergeben hat, da dann die Dualzahl a auf jeden Pail größer als die Dualzahl b ist.
Pur einen weiteren charakteristischen Pail sei nun angenommen, daß die Stellen a und b gleich seien und daß der Vergleich in der vorangehenden Stufe für die niederwertigere Stelle ergeben hat, daß a .. größer als To ^ ist, so daß am Übertragssignaleingang C' 1 eine logische "1" steht. Sind beispielsweise die Eingangsgrößen a und b jeweils gleich logisch "0", so ist ohne weiteres zu ersehen, daß an den Ausgängen der Nor-Gatter und 18 eine logische "0!r und am Ausgang des KTor-Gatters 21 eine logische "1" steht. Dabei sind dann die Transfer-Transistoren T^0 bis T1 . gesperrt, während die Transfer-Transistoren T-,- und T^g durchgesteuert sind. Aufgrunddessen kann nur die am Übertragssignaleingang ö'-j stehende logische "1" auf den Übertrags signalausgang C' übertragen werden, so daß der nachfolgenden Stufe für die höherwertigere Stelle angezeigt wird, daß ein Vergleich in den vorangehenden Stufen für die niederwertigeren Stellen eine Ungleichheit ergeben hat. Im gewählten Beispiel ist damit gezeigt, daß eine der Stellen a^ bis a^ größer als eine der Stellen b.. bis b .. ist.
-Pigur 3 zeigt eine Ausführungsform einer Stufe einer als Synchron-Binärzähler ausgebildeten mehrstufigen logischen Schaltungsan-
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Ordnung gemäß der Erfindung. Ein derartiger Synchron-Binärzähler enthält zunächst in an sich bekannter Weise pro Zählstufe je eine bistabile Kippstufe 22, 23s····· · Pro Kippstufe sind dabei zwei kreuzgekoppelte Gatter 30 und 31 vorgesehen, welche eine Und- und eine Nor-Funktion in sich vereinigen. Diese Gatter werden an einem Eingang 32 mit zu zählenden Impulsen gespeist, so daß alle Kippstufen des Zählers sowohl direkt als auch über einen Inverter 33 mit den zu zählenden Impulsen beaufschlagt werden. Die Ausgänge der Gatter 30 und 31 sind gleichzeitig die jeweiligen Ausgänge Q und Q , Qn+1 und Q -,...». der Zählstufen.
An Eingängen ^n-1 , ^n, T n+-j» wird ein Übertragssignal von
der jeweils vorangehenden Stufe eingespeist. Zur Übertragung dieser Übertragssignale ist jeweils ein Transfer-Gatter vorgesehen, das zwei Zweige aufweist, in denen jeweils zwei Transfer-Transistoren ^po' ~2^5 ^zw· T?2* ^21 ^n ^e^-ne am Übertragssignaleingang (beispielsweise ϊη_-ΐ) liegen. Die Steuerelektroden dieser Transfer-Transistoren sind wechselseitig kreuzgekoppelt, wobei die Steuerelektroden der direkt am Übertragssignaleingang liegenden Transfer-Transistoren T2Q und Tp2 an jeweils einem Ausgang der bistabilen Kippstufe (beispielsweise Q und Q der Kippstufe 22) liegen. Die Verbindungspunkte der jeweils in Reihe liegenden Transfer-Transistoren TpO' ^23 ^zw# ^21' "^22 über jeweils einen weiteren Transfer-Transistor Tp. bzw. dem Eingang der TJnd-3?unktion der Gatter 30 und 31, wobei die Gate-Anschlüsse der Transfer-Transistoren T0. bzw. Toc mit den invertierten zu zählenden Impulsen vom Eingang 32 beaufschlagt werden. Kapazitäten C. und Cp, welche von diesen Eingängen nach Masse geschaltet sind, dienen in bekannter Weise als Vorspeicherkapazitäten für die von den bistabilen Kippstufen 22, 23,
einzunehmenden Ausgangsschaltzustände.
Zur Erläuterung der Wirkungsweise eines derartigen Synchron-Binärzählers sei von einem Ausgangszählzustand ausgegangen, bei dem an allen Ausgängen Q , Q ..,..·.. eine logische "0" und an
-allen Ausgängen Qn, Qn+^ , eine logische "1" steht. Jede
Kippstufe in der Kette soll entsprechend der Aufgabenstellung
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nur dann umschalten, wenn zuvor alle ihr vorangehenden niederwertigeren Kippstufen umgeschaltet haben. In diesem Fall steht an dem entsprechenden Ubertragssignaleingang Tn* eine logische "1".
Es sei angenommen, daß die Kippstufe 22 in einem Schaltzustand steht, in dem an ihrem Ausgang Q eine logische 11O" und an ihrem Ausgang Q" eine logische "1" steht, d. h., diese Stufe hat noch nicht umgeschaltet. Ferner soll angenommen werden, daß alle ihr vorangehenden Stufen für die niederwertigeren Zählstellen bereits umgeschaltet haben. Daher steht am Übertragssignaleingang I 1 eine logische "1". Da der Transfer-Transistor Tpp aufgrund einer logischen "0" an seinem Steuereingang noch gesperrt ist, kann das Übertrags signal am Eingang T-, noch nicht auf die nächstfolgende Stufe für die höherwertigere Zählstelle übertragen werden.
Erst wenn die Kippstufe 22 beim nächstfolgenden zu zählenden Eingangsimpuls am Eingang 24 umschaltet, so daß an ihrem Ausgang Q eine logische "1" und an ihrem Ausgang Q eine logische "0ir steht, wenn wiederum alle niederwertigeren Kippstufen-Ausgänge
Q.J, Qp, ^n-1 ^en Schaltzustand logisch "1" angenommen haben,
wird durch den Transistor Tp2 eil* Übertragssignal auf die nächstfolgende Stufe mit den Ausgängen Qn+-]» Qn_i übertragen.
Weiterhin ist aus der dargestellten Schaltung nach Figur 3 zu ersehen, daß die Transfer-Transistoren TpQ bis Tp^ an den Eingängen der Gatter 30 und 31 über die Transfer-Transistoren Tp. und Tp1- jeweils die logischen Signale erzeugen, die für die Um-Behaltfunktion der diese ansteuernden Kippstufen erforderlich sind.
Figur 4, in der gleiche Teile wie in Figur 3 mit gleichen Bezugszeichen versehen sind, zeigt eine Ausführungsform einer als Vorwärt s-Rückwärts-Synchron-Binärzähler ausgebildeten mehrstufigen logischen Schaltungsanordnung gemäß der Erfindung.
In Ergänzung des Synchron-Binärzählers nach Figur 3 ist dabei ein weiterer Zweig aus zwei in Reihe geschalteten Transfer-
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Transistoren T,q und T... vorgesehen, die mit ihren in Reihe geschalteten gesteuerten Strecken zwischen Source und Drain an die Verbindungspunkte der jeweils in Reihe geschalteten gesteuerten Strecken zwischen Source und Drain der Transfer-Transistoren Tpo' Tp-z bzw. T22J T2-, angekoppelt sind. Die Übertragssignalausgänge der Zählstufen werden dabei jeweils durch die Verbindungspunkte der gesteuerten Strecken der Transfer-Transistoren T-o und T^1 gebildet, welche ebenso wie bei der Ausführungsform nach Figur 3 an die oberen Transfer-Transistoren T20 und Tg2 angekoppelt sind. An einem Eingang 40 wird ein Steuersignal eingespeist, das einmal direkt und einmal über einen Inverter 41 invertiert in den Zähler läuft, so daß eine Vorwärts- bzw. Rückwärtszählung möglich wird.
Bei der Rückwärts-Zählweise soll im Gegensatz zur Vorwärts-Zählweise die Zählstufe mit dem Ausgang Q dann umschalten, wenn alle
niederwertigeren Zählstufen mit ihren Ausgängen Q1, Q2, ^n-1
zuvor den Zustand logisch "0" annehmen. In diesem Fall sind alle Transistoren T20 der niederwertigeren Stufen mit den Ausgängen
Q1, Q 1 sowie über den invertierten Steuereingang 40 alle
Transistoren T.Q der gesamten Zählkette durchgeschaltet. Pur den Übertrags-Eingang T-, der Stufen mit Ausgang Q ergibt sich dann eine logische "1", die gemäß Aufgabenstellung ein Umschalten der Kippstufe mit dem Ausgang Q bei Zuführung eines weiteren Zählimpulses am Eingang 32 bewirkt. In gleicher Weise wird über den Transistor T2^ der Zählstufe mit dem Ausgang Q eine logische "0" an den Übertragseingang T der Stufe mit dem Ausgang Q1 gelegt, die gegen ein Umschalten so lange gesperrt bleibt,
bis alle Kippstufen mit den Ausgängen Q1, Q2, Qn an diesen
Ausgängen den Zustand logisch "0" angenommen haben.
Zur Erzielung der Vorwärts-Zählweise werden über den Eingang 40 und den Inverter 41 die Transistoren T... eingeschaltet bei gleichzeitiger Abschaltung der Transistoren T/q* ^e onne weiteres einzusehen ist, verläuft der ZählVorgang bei der in Figur 4 dargestellten Schaltung in der gleichen Weise wie er schon für die in Figur 3 dargestellte Schaltung erläutert wurde.
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-η
Figur 5, in der wiederum gleiche Teile wie in Figur 3 und 4 mit gleichen Bezugszeichen versehen sind, zeigt eine Ausführungsform einer als Yorwärts-Synchron-Zähldelca&e ausgebildeten mehrstufigen logischen Schaltungsanordnung gemäß der Erfindung. Eine derartige Zähldekade enthält zunächst in an sich bekannter Weise 4 Kippstufen 22, 23, 24, 25 dio gemäß zugrunde liegender Aufgabenstellung die am Eingang 32 eingespeisten Zählimpulse im 1, 2, 4, 8-BCD-Code aufwärts zählen sollen. Die binäre Gewichtung der Ausgänge Qq..... Q^ der Kippstufen 22...... 25 entspricht dabei den für die Ausgänge gewählten Indizes d. h. die Zählzustände werden entsprechend folgender Code-Tabelle durchlaufen:
22 23 24 25 Zählstand
% Q1 Q2 Q3 0
0 0 0 0 1-
1 0 0 0 2
0 1 0 0 3
1 1 0 0 4-
0 0 1 0 VJl
1 0 'i 0 6
0 1 1 0 7
1 1 1 0 8
0 0 0 1 9.
1 0 0 1 0
0 0 0 0
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Zur Durchführung der notwendigen logischen Operationen ist in Erweiterung des Synchron-Binärzählers nach Figur 3 bei der Vorwärts-Synchron-Zähldekade nach Figur 5 folgende Schaltungsergänzung vorgesehen:
5
Die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren T2- und T22 auf der Ausgangsseite des Transfer-Gatters T20 bis T25 der letzten Kippstufe 25 der η-ten Dekade ist über e?ne Signalverbindung T3b an den Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren T2-, und T22 auf der Ausgangsseite des Transfer-Gatters der ersten Kippstufe 22 und an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren T2- und T22 auf der Ausgangsseite des Transfer-Gatters der zweiten Kippstufe 23 der Dekade angekoppelt.
Weiterhin liegt .die Signalverbindung T3b über die Reihenschaltung der gesteuerten Strecken zweier Transfer-Transistoren T1-Q und Tc1 an Bezugspotential.
Der Steuereingang des mit seiner gesteuerten Strecke direkt an der Signal verbindung T3b liegenden Transfer-Transistors T.-o ist an den einen Ausgang QZ und der Steuereingang des Transfer-Transistors T1-- , der mit seiner gesteuerten Strecke in Reihe zur gesteuerten Strecke des direkt an der Signalverbindung T3b liegenden Transfer-Transistors T1-Q liegt, an den anderen Ausgang Q, der letzten Kippstufe 25 der Dekade angekoppelt.
Der Verbindungspunkt der gesteuerten Strecken der an der Signalverbindung T3b liegenden Transfer-Transistoren T^0 und Tc- ist an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren T2Q und Tp., auf der Eingangsseite des Transfer-Gatters der zweiten Kippstufe 23 der Dekade angekoppelt.
Die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren T20 und Tp-z auf der Eingangsseite des Transfer-Gatters der letzten Kippstufe 25 der Dekade ist an den Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren
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Tp1 und Tpp auf der Ausgangsseite des Transfer-Gatters der vorletzten Kippstufe 24 der Dekade angekoppelt.
Schließlich "bildet der Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren T21 und T22 auf der Ausgangsseite des Transfer-Gatters der letzten Stufe 25 den Übertragssignal-Ausgang CnI der Dekade.
Um die Hintereinanderschaltung beliebig vieler an sich identisch aufgebauter Zähldekaden zu ermöglichen, deren Kippstufen voraussetzungsgemäß alle vom gleichen Zählsignal am Eingang 32 angesteuert werden, muß am Übertrags-Ausgang C .. der in Figur 5 dargestellten allgemeinen Zähldekade η während des Zählstandes "9" ein Signal abgegeben werden, das beim Weiterschalten der Zähldekade η in den Zählstand "0" ein Weiterschalten der allgemeinen Zähldekade n+1 bewirkt.
Wie aus der Code-Tabelle ersichtlich ist, entsprechen die Schaltzustände der Ausgänge QQ und Q2 der Kippstufen 22 und 24 den Schaltzuständen bei einem vierstufigen Binärzähler. Die Transistoren T20, T25 der Kippstufen 22 und 24 in Figur 5 sind
daher in gleicher Weise in den Signalfluß geschaltet, wie dies
bei den Transistoren Tpo' ^25 ^es Ausführungsbeispiels für
einen synchronen Binärzähler nach Figur 3 dargestellt ist. Im Gegensatz zum Binärzähler ist beim dekadischen Zähler zu verhindern, daß im Zählzustand 0 der Ausgang Q1 der Kippstufe 23 nach logisch "1" umschaltet und es ist ferner zu bewirken, daß im Zählstand 0 der Ausgang Q, der Kippstufe 25 nach logisch "0" umschaltet.
Erfindungsgemäß wird dies in der Schaltung nach Figur 5 dadurch bewirkt, daß die oberen Anschlüsse der Transistoren T2Q und T22 der den Kippstufen 23 und 25 zugeordneten Transfer-Gatter mit für das Setzen und Rücksetzen dieser Kippstufen jeweils unterschiedlichen Signalen angesteuert .v/erden.
Im Ausführungsbeispiel nach Figur 5 sind diese Signale für das Setzen und Rücksetzen der Kippstufe 23 mit T1a und T3b be-
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zeichnet, die Signale für das Setzen und Rücksetzen der Kippstufe 25 werden mit T3a und T3b "bezeichnet. Die Signale T3a bzw. T3b stellen die übertragsausgänge der entsprechend Figur 3 den Kippstufen 24 und 22 zugeordneten Transfer-Gatter bestehend aus den Transistoren Tp1 und T22 dar. Im Ausführungsbeispiel nach Figur 5 wird ein weiteres Tranofer-Gatter bestehend aus den Transistoren T^0 und Tc1 eingeführt, die mit ihren gesteuerten Strecken in Serie zwischen dem Signal T3b und dem Masseanschluß geschaltet sind und deren Gateanschlüsse von den Ausgängen Q~Z Q der Kippstufe 25 angesteuert werden. Am Verbindungspunkt zwischen den gesteuerten Strecken von Tcn und Tr--, wird das Setzsignal T.. zum Setzen der Kippstufe 23 abgenommen. Hinsichtlich der Wirkungsweise des Ausführungsbeispiels nach Figur 5 ist ohne weiteres einzusehen, daß ausgehend vom Zählstand 0 bis Erreichen des Zählstandes 7 die Schaltfölge der Kippstufen 22 bis 24 dem Binärcode entsprechend vorangehender Code-Tabelle entspricht. Da im Zählstand 7 das Setzsignal T3a logisch "1" wird, erfolgt ein Umschalten der Kippstufe 25 beim nächsten Zählimpuls, so daß sich der gewünschte Zählstand 8 einstellt. Damit erfolgt eine Abschaltung des Transistors TFQ und eine Einschaltung des Transistors T^1, so daß das Setzsignal T1 den Pegel logisch "0" annimmt und die Kippstufe 23 zunächst gegen ein weiteres Umschalten gesperrt wird.
Ein weiterer Zählimpuls bewirkt das Umschalten der Kippstufe 22 und damit den Übergang in den Zählstand 9· Dabei ist ohne weiteres einzusehen, daß eine Umschaltung der Kippstufen 22 bis 25 mit am Eingang 32 einlaufenden Zählimpulsen nur dann erfolgt, wenn am Eingang C eine logische "1" anliegt, die einen Übertrag aus der vorangehenden Zähldekade signalisiert. Ein Übertrag zur nächsten Zähldekade über den Ausgang C-. entsteht daher nur, wenn der Übertrag C aus der vorangehenden Zähldekade und wenn die Klppstufenousgänge Qq und Q^ der jeweils betrachteten Dekade den Zustand logisch "1" angenommen haben. Ein im Zählstand 9 am Eingang 32 einlaufendor Zählimpuls bewirkt dadurch, daß das Signal T3b den Zustand logisch "1" angenommen hat und gleich-
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zeitig am Ausgang Q., der Kippstufe 25 eine logische "1" anliegt, eine Umschaltung der Kippstufe 25 der "betrachteten Zähldekade und eine Umschaltung der Kippstufe 22 der nächstfolgenden Zähldelcade, wodurch sich in der "betrachteten Zähldekade der Zählstand 0 und in der nächstfolgenden Zähldelcade ein um 1 erhöhter Zähl stand ergibt.
6 Patentansprüche
5 Figuren
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Leerseite

Claims (1)

1.) Mehrstufige logische Schaltungsanordnung in integrierter MOS-Sehaltkreisteehnik mit Sattem zur Erzeugung und zur ■Übertragung von iJbertragssignalen zwischen den Stufen, dadurch gekennzeichnet» daß die die Übertrags signale übertragenden Satter als Transfer-Satter ausgebildet sind»
Als Yolladdierer ausgebildete logische Schaltungsanordnung nach Anspruch 1 mit je einer Ädditionsstufe pro Stelle von zu addierenden Zahlen» die einen Eingang zur Aufnahme eines Übertragssignals von einer vorgeschalteten Additionsstufe für die vorangehende niederwertigere Stelle und einen Übertragssignalausgang besitzt, der an den Übertragssignaleingang der ihr nachgeschalteten Stelle angekoppelt ist, dadurch gekennzeichnet, daß pro Additionsstufe ein Transfer-Gatter vorgesehen ist, das
einen ersten, einen Transfer-Transistor (T..) enthaltenden Zweig, der ein bei der Addition in einer η-ten Stufe entstehendes Übertragssignal auf den Übertragssignalausgang (C2x) überträgt,
einen zweiten, einen Transfer-Transistor (Tp) enthaltenden Zweig, der ein bei der Addition in der vorangehenden n-1-ten Additionsstufe für die niederwertigere Stelle entstehendes Übertragssignal, das bei der Addition in der η-ten Stufe ein Übertragssignal bedingt, auf den Übertragssignalausgang (Cn) überträgt,
und einen gemeinsamen Steuereingang für die Transfer-Transistoren (T-j, Tg)» eier über einen Inverter (4) auf die Steuerelektrode des Transfer-Transistors (T-) im ersten Übertragungszweig und direkt auf die Steuerelektrode des Transfer-Transistors (T2) geführt ist,
umfaßt.
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ORIGINAL INSPECTED
^ 76 P 1t56 BRD
3.) Als Vergleichen ausgebildete logische Schaltungsanordnung nach Anspruch 1, mit je einer Vergleichsstufe pro Stelle von zu vergleichenden Zahlen, die je einen Eingang für zwei mögliche bei Vergleich der vorangehenden niederwertigeren Stelle entstehende Übertragssignale und je einen Ausgang für zwei mögliche, bei Vergleich der ihr zugeordneten Stellen entstehende Übertragssignale besitzt, wobei diese Übertragssignalausgänge an die Übertragssignaleingänge der nachfolgenden Vergleichsstufe für die nächstfolgenden höherwertigen- Stellen angekoppelt sind, dadurch gekennzeichnet , daß pro Vergleichsstufe ein Transfer-Gatter vorgesehen ist, das
zwischen den Übertragssignaleingängen (C -j, C' ..) ι*21** ^en Übertragssignalausgängen (C , C') je einen jeweils einen Eingang mit jeweils einem Ausgang, koppelnden Zweig mit einem Transfer-Transistor (T-jcj ^-jg)» ^11 denen die Transfer-Transistoren an einem gemeinsamen Steuereingang liegen, sowie
einen Kreis mit zwei Zweigen, in denen jeweils zwei Transfer-Transistoren (ΐ-jQj ^-jA» T13» T12^ in Reilie an eilier vorgegebenen Spannung (ü-r) liegen, wobei die Steuerelektroden dieser Transfer-Transistoren wechselweise kreuzgekoppelt sind und die Verbindungspunkte der gesteuerten Strecken dieser Transfer-Transistoren an den Übertrags Signalausgängen (CnJ Cn) liegen,
umfaßt.
4.) Als Synchron-Binärzähler ausgebildete logische Schaltungsanordnung nach Anspruch 1 mit je einer bistabilen Kippstufe pro Zählerstufe, mit einem Übertragssignaleingang für ein Übertragssignal von der Zählstufe für die jeweils niederwertigere Zählstelle und mit einem ÜbertragsSignalausgang, der an den Übertragssignaleingang der Zähl3tufe für die jeweils höherwertigere Zählstelle angekoppelt ist, d a -
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o 76 P 1 1 5 6 BRD
durch. gekennzeichnet, daß pro Zählstufe ein Transfer-Gatter vorgesehen ist, das
zwei Zweige aufweist, in denen jeweils zwei Transfer-Transistoren (^2O' T23' T22' T21^ in Reine am Übertragssignaleingang (beispielsweise T1) liegen, deren Steuerelektroaen wechselweise kreuzgekoppelt sind, wobei die Steuerelektroden der direkt am Übertragssignaleingang (beispielsweise T-,) liegenden Transfer-Transistoren (Tpo' ^22^ an ^^e komplementären Ausgänge (Q , Q) der bistabilen Kippstufe (beispielsweise 22) angekoppelt sind, wobei die Verbindungspunkte der gesteuerten Strecken der Transfer-Transistoren an Taktsignaleingängen der bistabilen Kippstufe (beispielsweise 22) angekoppelt sind, und wobei der Verbindungspunkt der gesteuerten Strecken eines Paares der Transfer-Transistoren (T22» ^21) ^en Übertragssignalausgang (beispielsweise T) bildet.
5·) Als Vorwärts-Rüokwärts-Synchron-Binärzähler ausgebildete logische Schaltungsanordnung nach Anspruch 1 und 4, d a durch gekennzeichnet, daß an den Verbindungspunkten der gesteuerten Strecken der Transfer-Transistoren (T2O' T23 132W* T22' T21^ die Reiliensclial"tung zweier weiterer Transfer-Transistoren (T/qj ^4-) liegt, deren Steuerelektroden jeweils an einem Eingang für Vorwärtsbzw. Rückwärts-Zählsteuersignale liegen, und daß der Verbindungspunkt der gesteuerten Strecken der weiteren Transfer-Transistoren (T/q> T4.i) ä-en Übertragssignalausgang (beispielsweise Tn) bildet.
6.) Als Vorwärts-Synchron-Zähldekade ausgebildete logische Schaltungsanordnung nach Anspruch 1 und 4 mit jeweils vier bistabilen Kippstufen pro Dekade,- dadurch gekennzeichnet ,
daß die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (Tpii T22^ auf der ■A;usSanßssei'fce des
809817/033*
- £β - 76 P 1 1 5 6 GRD
Transfer-Gatters der letzten Kippstufe (25) der n-ten Dekade (22, 23, 24, 25) über eine S ignal verbindung (T3b) an den Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren (T21, T22) auf der Ausgangsseite des Transfer-Gatters der ersten Kippstufe (22) und an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistor en (T21,- T22) auf der Ausgangsseite des Transfer-Gatters der zweiten Kippstufe (23) der Dekade angekoppelt ist,
daß die Signalverbindung (T3b) über die Reihenschaltung der gesteuerten Strecken zweier Transfer-Transistoren (Teqj ^5-1) an Bezugspotential liegt,
daß der Steuereingang des mit seiner gesteuerten Strecke direkt an der Signalverbindung (T-Jb) liegenden Transfer-Transistors (T[-q) an den einen Ausgang (CL) und der Steuereingang des Transfer-Transistors" (T[T1), der mit seiner gesteuerten Strecke in Reihe zur gesteuerten Strecke des direkt an der Signalverbindung (T3b) liegenden Transfer-Transistors (Tj-q) liegt, an dem anderen. Ausgang (Q^) der letzten Kippstufe (25) der Dekade (22, 23, 24-, 25) angekoppelt ist,
daß der Verbindungspunkt der gesteuerten Strecken der an der Signalverbindung (TJb) liegenden Transfer-Transistoren (T1-QJ CDj--) an die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (Tpo' ^ 2 "3 ^ au^ ^er Eingangsseite des Transfer-Gatters der zweiten Kippstufe (23) der Dekade angekoppelt ist,
daß die Reihenschaltung der gesteuerten Strecken der Transfer-Transistoren (Ton' ^ 2."7^ au^ ^er Eingangsseite des Transfer-Gatters der letzten Kippstufe (25) der Dekade an den Verbindungspunkt der gesteuerten Strecken der Transfer-Transistoren (T21, T22) auf der Ausgangsseite des Transfer-Gatters der vorletzten Kippstufe (24) der Dekade angekoppelt ist,
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- η? If 56 BPO
und daß der Yerblndiuigspunkt der gesteuerten Strecken der
Transfer-Trans!stören (^pi * ^22) au^ ^er AusSaögsseii;e des Transfer-Gatters der letzten Stufe (25) den Übertragssignal ausgang (G-.) der Dekade bildet.
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Priority Applications (17)

Application Number Priority Date Filing Date Title
DE19762660842 DE2660842C2 (de) 1976-10-22 1976-10-22 Als Vergleicher ausgebildete logische Schaltungsanordnung
DE19762660844 DE2660844C2 (de) 1976-10-22 1976-10-22 Als Vorwärts-Synchron-Zähldekade ausgebildete logische Schaltungsanordnung
DE19762647982 DE2647982A1 (de) 1976-10-22 1976-10-22 Logische schaltungsanordnung in integrierter mos-schaltkreistechnik
FR7731285A FR2382802A1 (fr) 1976-10-22 1977-10-18 Circuit logique realise suivant la technique des circuits integres mos
JP12668977A JPS5353236A (en) 1976-10-22 1977-10-21 Logical circuit by mos integrated circuit technology
GB44094/77A GB1595228A (en) 1976-10-22 1977-10-24 Multistage logic circuits
GB20737/80A GB1595229A (en) 1976-10-22 1977-10-24 Mos multistage logic circuits
GB20738/80A GB1595230A (en) 1976-10-22 1977-10-24 Multistage logic circuits
FR7820822A FR2382806A1 (fr) 1976-10-22 1978-07-12 Circuit logique realise suivant la technique des circuits integres mos
FR787820821A FR2382805B1 (fr) 1976-10-22 1978-07-12 Circuit logique realise suivant la technique des circuits integres mos
FR7820819A FR2382803A1 (fr) 1976-10-22 1978-07-12 Circuit logique realise suivant la technique des circuits integres mos
FR7820820A FR2382804A1 (fr) 1976-10-22 1978-07-12 Circuit logique realise suivant la technique des circuits integres mos
DE19782660843 DE2660843C2 (de) 1976-10-22 1978-10-22 Als Synchron-Binärzähler ausgebildete logische Schaltungsanordnung
US06/094,931 US4323982A (en) 1976-10-22 1979-11-16 Logic circuit arrangement in the integrated MOS-circuitry technique
US06/330,891 US4433372A (en) 1976-10-22 1981-12-15 Integrated logic MOS counter circuit
JP60089869A JPS60243739A (ja) 1976-10-22 1985-04-25 比較器として構成されたｍｏｓ論理回路
JP60089870A JPS60247329A (ja) 1976-10-22 1985-04-25 同期‐２進カウンタとして構成されたｍｏｓ論理回路

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FR (5) FR2382802A1 (de)
GB (3) GB1595230A (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0048352A1 (de) * 1980-09-20 1982-03-31 Deutsche ITT Industries GmbH Binärer MOS-Switched-Carry-Paralleladdierer
EP0048820A2 (de) * 1980-09-25 1982-04-07 Deutsche ITT Industries GmbH Binäre MOS-Parallel-Komparatoren
FR2505065A1 (fr) * 1981-04-29 1982-11-05 Labo Cent Telecommunicat Cellule d'additionneur binaire a propagation rapide de la retenue et additionneur utilisant de telles cellules
EP0130397A1 (de) * 1983-06-30 1985-01-09 Siemens Aktiengesellschaft Digitales Rechenwerk

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4439835A (en) * 1981-07-14 1984-03-27 Rockwell International Corporation Apparatus for and method of generation of ripple carry signals in conjunction with logical adding circuitry
US4471455A (en) * 1982-02-04 1984-09-11 Dshkhunian Valery Carry-forming unit
EP0098692A3 (de) * 1982-07-01 1986-04-16 Hewlett-Packard Company Einrichtung zur Addition von ersten und zweiten binären Operanden
US4523292A (en) * 1982-09-30 1985-06-11 Rca Corporation Complementary FET ripple carry binary adder circuit
US4572506A (en) * 1983-06-03 1986-02-25 Commodore Business Machines Raster line comparator circuit for video game
US4584660A (en) * 1983-06-22 1986-04-22 Harris Corporation Reduction of series propagation delay and impedance
FR2573316B1 (fr) * 1984-11-22 1987-10-30 Bensch Kurt Cordage de raquette, notamment de raquette de tennis
JPS61211735A (ja) * 1985-03-18 1986-09-19 Nec Corp 比較回路
FR2583182B1 (fr) * 1985-06-11 1987-08-07 Efcis Additionneur a propagation de retenue avec precharge
JPS6270935A (ja) * 1985-09-24 1987-04-01 Sharp Corp デイジタル加算器
JPH07120261B2 (ja) * 1986-03-20 1995-12-20 株式会社東芝 デジタル比較回路
US4755696A (en) * 1987-06-25 1988-07-05 Delco Electronics Corporation CMOS binary threshold comparator
US4797650A (en) * 1987-06-25 1989-01-10 Delco Electronics Corporation CMOS binary equals comparator with carry in and out
JPH03175530A (ja) * 1989-12-04 1991-07-30 Nec Corp 論理回路
US5282234A (en) * 1990-05-18 1994-01-25 Fuji Photo Film Co., Ltd. Bi-directional shift register useful as scanning registers for active matrix displays and solid state image pick-up devices
JPH07200257A (ja) * 1993-12-28 1995-08-04 Nec Corp Ｎｍｏｓパストランジスタ回路と加算器
US6292093B1 (en) * 2000-02-22 2001-09-18 Hewlett Packard Company Multi-bit comparator
US8118748B2 (en) * 2005-04-28 2012-02-21 Medtronic, Inc. Implantable capacitive pressure sensor system and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2823476A (en) 1952-04-23 1958-02-18 Bendix Aviat Corp Illuminated devices
US3943378A (en) 1974-08-01 1976-03-09 Motorola, Inc. CMOS synchronous binary counter

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3151252A (en) * 1959-12-28 1964-09-29 Ibm Bidirectional decade counter
US3183369A (en) * 1961-08-16 1965-05-11 Westinghouse Electric Corp Reversible counter operative to count either binary or binary coded decimal number system
US3588475A (en) * 1969-03-21 1971-06-28 Us Navy Forward-backward digital counter circuit
US3767906A (en) * 1972-01-21 1973-10-23 Rca Corp Multifunction full adder
GB1468342A (en) * 1973-01-28 1977-03-23 Hawker Siddeley Dynamics Ld Adder or priority-determining circuits for computers
US3843876A (en) * 1973-09-20 1974-10-22 Motorola Inc Electronic digital adder having a high speed carry propagation line
DE2425602A1 (de) * 1974-05-27 1975-12-11 Siemens Ag Vergleicherschaltung fuer zwei nstellige binaerworte, insbesondere dualzahlen
JPS5227348A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Counter
JPS5841533B2 (ja) * 1975-10-31 1983-09-13 日本電気株式会社 ゼンカゲンサンカイロ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2823476A (en) 1952-04-23 1958-02-18 Bendix Aviat Corp Illuminated devices
US3943378A (en) 1974-08-01 1976-03-09 Motorola, Inc. CMOS synchronous binary counter

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0048352A1 (de) * 1980-09-20 1982-03-31 Deutsche ITT Industries GmbH Binärer MOS-Switched-Carry-Paralleladdierer
DE3035631A1 (de) * 1980-09-20 1982-05-06 Deutsche Itt Industries Gmbh, 7800 Freiburg Binaerer mos-paralleladdierer
EP0048820A2 (de) * 1980-09-25 1982-04-07 Deutsche ITT Industries GmbH Binäre MOS-Parallel-Komparatoren
EP0048820A3 (en) * 1980-09-25 1983-09-07 Deutsche Itt Industries Gmbh Binary mos parallel comparators
FR2505065A1 (fr) * 1981-04-29 1982-11-05 Labo Cent Telecommunicat Cellule d'additionneur binaire a propagation rapide de la retenue et additionneur utilisant de telles cellules
EP0130397A1 (de) * 1983-06-30 1985-01-09 Siemens Aktiengesellschaft Digitales Rechenwerk

Also Published As

Publication number Publication date
FR2382804A1 (fr) 1978-09-29
US4433372A (en) 1984-02-21
FR2382803A1 (fr) 1978-09-29
FR2382803B1 (de) 1982-10-01
FR2382805B1 (fr) 1989-02-24
FR2382805A1 (fr) 1978-09-29
JPS6134296B2 (de) 1986-08-07
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JPS60247329A (ja) 1985-12-07
FR2382806A1 (fr) 1978-09-29
GB1595228A (en) 1981-08-12
GB1595230A (en) 1981-08-12
GB1595229A (en) 1981-08-12
FR2382806B1 (de) 1985-01-18
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