JPS63102510A - 排他的ｏｒゲートおよび／または排他的ｎｏｒゲートを構成する組合せ回路 - Google Patents
排他的ｏｒゲートおよび／または排他的ｎｏｒゲートを構成する組合せ回路Info
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- JPS63102510A JPS63102510A JP62254511A JP25451187A JPS63102510A JP S63102510 A JPS63102510 A JP S63102510A JP 62254511 A JP62254511 A JP 62254511A JP 25451187 A JP25451187 A JP 25451187A JP S63102510 A JPS63102510 A JP S63102510A
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- 230000000295 complement effect Effects 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 3
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、論理回路に関し、特に排他的ＯＲゲートおよ
び／または排他的ＮＯＲゲートを構成する組合せ回路に
関する。
び／または排他的ＮＯＲゲートを構成する組合せ回路に
関する。
［従来の技術］
排他的ＯＲ論理ゲートは、アレイ乗幹器、演算論理装置
などのような演算関数発生器を含むさまざまな論理回路
において用いられている。排他的ＮＯＲは、排他的ＯＲ
ゲートの出力を反転させることによって得られる関連機
能である。その代わりに、別の論理ゲートを利用するこ
とにより、排他的Ｎ０Ｒ１ｉ能を実現することもできる
。
などのような演算関数発生器を含むさまざまな論理回路
において用いられている。排他的ＮＯＲは、排他的ＯＲ
ゲートの出力を反転させることによって得られる関連機
能である。その代わりに、別の論理ゲートを利用するこ
とにより、排他的Ｎ０Ｒ１ｉ能を実現することもできる
。
動作速度を増大させるために、多くの倫理回路は並列構
造とし、その場合、排他的ＯＲゲートおよび排他的ＮＯ
Ｒゲートの双方は、同時に動作して、排他的ＯＲ機能お
よび排他的Ｎ ＯＲ機能の出力を同時に発生する。しか
し、この並列構造に因って、必要とされる空間は一般に
大きくなる。従って、動作速度を大きくすれば、その結
果として、論理回路全体が大きくなるか、あるいはその
機能の数が減少することになる。
造とし、その場合、排他的ＯＲゲートおよび排他的ＮＯ
Ｒゲートの双方は、同時に動作して、排他的ＯＲ機能お
よび排他的Ｎ ＯＲ機能の出力を同時に発生する。しか
し、この並列構造に因って、必要とされる空間は一般に
大きくなる。従って、動作速度を大きくすれば、その結
果として、論理回路全体が大きくなるか、あるいはその
機能の数が減少することになる。
［発明が解決しようとする問題点］
本発明は、寸法および複雑さを減少させた排他的ＯＲゲ
ートおよび／または排他的ＮＯＲゲートを構成する組合
せ回路を提供づることを目的とする。
ートおよび／または排他的ＮＯＲゲートを構成する組合
せ回路を提供づることを目的とする。
し問題点を解決するための手段コ
上記およびその他の目的および＋１点は、本発明による
並列形排他的ＯＲおよび排他的ＮＯＲゲートによって達
成され、その中においてはトランジスタの数が減少され
ている。図示された本発明の実施例によって示された並
列形排他的ＯＲおよび排他的ＮＯＲゲートは、複数のト
ライインバータ（ｔｒｉ−ｉｎｖｅｒｔｅｒ）を包含し
ている。このトライインバータという技術用語は、３つ
の出力状態を有するインバータを意味する。そのおのお
ののトライインバータは、２個の直列接続のＮチャネル
トランジスタに対して直列に接続された、２個の直列接
続のＰチャネルトランジスタを包含する。本発明によれ
ば、排他的ＯＲ部分および排他的ＮＯＲ部分のトライイ
ンバータの入力トランジスタの機能は共用され、それに
よりトランジスタの総数は減少される。
並列形排他的ＯＲおよび排他的ＮＯＲゲートによって達
成され、その中においてはトランジスタの数が減少され
ている。図示された本発明の実施例によって示された並
列形排他的ＯＲおよび排他的ＮＯＲゲートは、複数のト
ライインバータ（ｔｒｉ−ｉｎｖｅｒｔｅｒ）を包含し
ている。このトライインバータという技術用語は、３つ
の出力状態を有するインバータを意味する。そのおのお
ののトライインバータは、２個の直列接続のＮチャネル
トランジスタに対して直列に接続された、２個の直列接
続のＰチャネルトランジスタを包含する。本発明によれ
ば、排他的ＯＲ部分および排他的ＮＯＲ部分のトライイ
ンバータの入力トランジスタの機能は共用され、それに
よりトランジスタの総数は減少される。
上述およびその他の目的および利点は、添付図面を参照
した以下の詳細な説明によって一層明らかにされる。
した以下の詳細な説明によって一層明らかにされる。
［実施例］
第１図において、１０は、３つの２進信号Ａ１Ｂおよび
桁上げ入力Ｃを加算するための全力１目ン器回路を全体
的に示している。全加算器回路１０は、並列に接続され
た排他的ＯＲ回路１２および排他的Ｎ０Ｒｕ路１４を含
む。排他的ＯＲ回路１２および排他的Ｎ０Ｒｕ路１４は
、複数のトライインバータ論理ゲートを有する。第２図
は、その１例を図解している。以下の説明において明ら
かにされるように、本発明は、並列形排他的ＯＲおよび
排他的ＮＯＲ論理ゲートにおいて必要とされるトランジ
スタの数を減少させる。その結果、一定寸法の集積回路
内に実装可能な第１図に示したような全加算器回路の数
を増加することができる。その結果、集積回路の能力を
増大さぼることができる。
桁上げ入力Ｃを加算するための全力１目ン器回路を全体
的に示している。全加算器回路１０は、並列に接続され
た排他的ＯＲ回路１２および排他的Ｎ０Ｒｕ路１４を含
む。排他的ＯＲ回路１２および排他的Ｎ０Ｒｕ路１４は
、複数のトライインバータ論理ゲートを有する。第２図
は、その１例を図解している。以下の説明において明ら
かにされるように、本発明は、並列形排他的ＯＲおよび
排他的ＮＯＲ論理ゲートにおいて必要とされるトランジ
スタの数を減少させる。その結果、一定寸法の集積回路
内に実装可能な第１図に示したような全加算器回路の数
を増加することができる。その結果、集積回路の能力を
増大さぼることができる。
今加ｐ器回路１０は２ビツトの出力を有し、その最下位
ビットは和で示され、最上位ビットは桁上げ出力で示さ
れている。今加ｐ器回路１０は、排他的ＯＲ回路１２お
よび排他的ＮＯＲ回路１４の出力を、選択された入力信
号とともに利用し、それにより２ヒツト出力、和および
桁上げ出力を発生する。
ビットは和で示され、最上位ビットは桁上げ出力で示さ
れている。今加ｐ器回路１０は、排他的ＯＲ回路１２お
よび排他的ＮＯＲ回路１４の出力を、選択された入力信
号とともに利用し、それにより２ヒツト出力、和および
桁上げ出力を発生する。
排他的ＯＲゲート１２は、２つのトライインバータゲー
ト１６および１８を含み、それらのおのおのは、入力１
１出力０１使用可能入力Ｅ１および反転使用可能入力Ｅ
ｅ有する。各トライインバータは、使用可能入力Ｅが真
である時（すなわち、入力Ｅが高電圧状態によって示さ
れる論理１１ｆｉ １である時）入力Ｉを反転する。ト
ライインバータ１６および１８の入力Ｉは、それぞれ信
号入力Ａ１１′３よびその補数Ａに接続されている。ト
ライインバータ１６および１８の使用可能入力Ｅは、そ
れぞれ入力信号Ｂおよびその補数百に接続されている。
ト１６および１８を含み、それらのおのおのは、入力１
１出力０１使用可能入力Ｅ１および反転使用可能入力Ｅ
ｅ有する。各トライインバータは、使用可能入力Ｅが真
である時（すなわち、入力Ｅが高電圧状態によって示さ
れる論理１１ｆｉ １である時）入力Ｉを反転する。ト
ライインバータ１６および１８の入力Ｉは、それぞれ信
号入力Ａ１１′３よびその補数Ａに接続されている。ト
ライインバータ１６および１８の使用可能入力Ｅは、そ
れぞれ入力信号Ｂおよびその補数百に接続されている。
それとは反対に、トライインバータ１６および１８の反
転使用可能入力Ｅは、それぞれ補数入力信号Ｂおよび入
力信号Ｂに接続されている。トライインバータ１６およ
び１８の出力Ｏは、単一出力を与えるように相互に接続
され、第１図に示されたように信号ＡおよびＢの排他的
ＯＲ関数を与える。
転使用可能入力Ｅは、それぞれ補数入力信号Ｂおよび入
力信号Ｂに接続されている。トライインバータ１６およ
び１８の出力Ｏは、単一出力を与えるように相互に接続
され、第１図に示されたように信号ＡおよびＢの排他的
ＯＲ関数を与える。
排他的ＮＯＲ回路１４は、同様に、２つのトライインバ
ータゲート２０および２２を含み、それらの入力Ｉは、
それぞれ信号Ａおよびその補ＩＡに接続されている。ト
ライインバータ２０および２２の使用可能入力Ｅは、そ
れぞれ補数入力信号Ｂおよび入力信号Ｂに、また、その
反転使用可能入力Ｅは、それぞれ入力信号Ｂおよび補数
入力化＠Ｂに接続されている。トライインバータ２ｏお
よび２２の出力０は、単一出力を与えるように相互に接
続され、第１図に示されているように排他的ＮＯＲ関数
を与える。
ータゲート２０および２２を含み、それらの入力Ｉは、
それぞれ信号Ａおよびその補ＩＡに接続されている。ト
ライインバータ２０および２２の使用可能入力Ｅは、そ
れぞれ補数入力信号Ｂおよび入力信号Ｂに、また、その
反転使用可能入力Ｅは、それぞれ入力信号Ｂおよび補数
入力化＠Ｂに接続されている。トライインバータ２ｏお
よび２２の出力０は、単一出力を与えるように相互に接
続され、第１図に示されているように排他的ＮＯＲ関数
を与える。
加算器回路１０は、さらにトライインバータゲート２４
を含む第２の排他的ＮＯＲ回路２３を包含し、トライイ
ンバータ２４の入力Ｉは、排他的ＮＯＲ回路１４の出力
に接続されている。トライインバータゲート２４は、イ
ンバータ２６および２８を介してトライインバータ２４
の使用可能入力Ｅおよび反転使用可能入力「のそれぞれ
に印加される桁上げ入力信号Ｃおよびその補数入力信号
Ｃによって、使用可能にされる。桁上げ入力信号Ｃおよ
び補数入力信号ｄは、また、他の１つの出力ドライイン
バータ３０をも使用可能にする。トライインバータ３ｏ
の入力１は、排他的ＯＲ回路１２の出力に接続されてい
る。インバータ２４および３０の出力は、互いに接続さ
れて全加算器回路の和の出力を発生するが、この和の出
力は、２進入力信号Ａ、Ｂ、Ｃの２進和の最下位ビット
の補数である。
を含む第２の排他的ＮＯＲ回路２３を包含し、トライイ
ンバータ２４の入力Ｉは、排他的ＮＯＲ回路１４の出力
に接続されている。トライインバータゲート２４は、イ
ンバータ２６および２８を介してトライインバータ２４
の使用可能入力Ｅおよび反転使用可能入力「のそれぞれ
に印加される桁上げ入力信号Ｃおよびその補数入力信号
Ｃによって、使用可能にされる。桁上げ入力信号Ｃおよ
び補数入力信号ｄは、また、他の１つの出力ドライイン
バータ３０をも使用可能にする。トライインバータ３ｏ
の入力１は、排他的ＯＲ回路１２の出力に接続されてい
る。インバータ２４および３０の出力は、互いに接続さ
れて全加算器回路の和の出力を発生するが、この和の出
力は、２進入力信号Ａ、Ｂ、Ｃの２進和の最下位ビット
の補数である。
トライインバータ３２は、その使用可能入力Ｅおよび反
転使用可能入力Ｅのそれぞれに接続された排他的ＯＲ回
路１２および排他的ＮＯＲ回路１４の出力によって使用
可能にされる。トライインバータ３２の入力Ｉは、桁上
げ入力信号Ｃ用インバ〜り２６の出力に接続されている
。他の１つのトライインバータゲート３４は、排他的Ｎ
ＯＲ回路１４および排他的ＯＲ回路１２のそれぞれの出
力によって使用可能にされ、その入力Ｉは、インバータ
３６の出力に接続されており、インバータ３６の入力は
補数入力信号Ａに接続されている。
転使用可能入力Ｅのそれぞれに接続された排他的ＯＲ回
路１２および排他的ＮＯＲ回路１４の出力によって使用
可能にされる。トライインバータ３２の入力Ｉは、桁上
げ入力信号Ｃ用インバ〜り２６の出力に接続されている
。他の１つのトライインバータゲート３４は、排他的Ｎ
ＯＲ回路１４および排他的ＯＲ回路１２のそれぞれの出
力によって使用可能にされ、その入力Ｉは、インバータ
３６の出力に接続されており、インバータ３６の入力は
補数入力信号Ａに接続されている。
トライインバータ３２および３４の出力は、互いに接続
され、全加寥１器の桁上げ出力を発生する。
され、全加寥１器の桁上げ出力を発生する。
この出力は、２進入力信号Ａ、Ｂ、Ｃの２進和の最上位
ビットの補数である。
ビットの補数である。
第２図は、排他的ＯＲ回路１２の中のトライインバータ
論理ゲート１６の詳細な構成を示している。多くの従来
の加算器回路においては、第２図に図示のトライインバ
ータ１６の構成は、全加算器回路１０の他のトライイン
バータゲートの構成を代表する。トライインバータ回路
１６は、ｐチャネル金属酸化物半導体電界効果トランジ
スタ（ＭＯ３ＦＥＩ−）４０およびｎチャネルＭＯ３Ｆ
ＥＴ４２を含む。ＭＯ８ＦＥＴ４０および４２のゲート
は、トライインバータの入力Ｉに接続されている。ｐチ
ャネル入力ＭＯ８ＦＥＴ４０のドレインは、第２ｐチャ
ネルＭＯ３ＦＥＴ４４のソースに接続されており、ＭＯ
３ＦＥＴ４４のゲートは、トライインバータの反転使用
可能入力Ｅに接続されている。同様にして、ｎチャネル
入力ＭＯ３ＦＥＴ４２のドレインは第２ｎチャネルＭＯ
８ＦＥＴ４６のソースに接続されており、ＭＯ３ＦＥＴ
４６のゲートはトライインバータの使用可能入力Ｅに接
続されている。使用可能トランジスタ４４および４６の
ドレインは、共通の出力Ｏに接続されている。
論理ゲート１６の詳細な構成を示している。多くの従来
の加算器回路においては、第２図に図示のトライインバ
ータ１６の構成は、全加算器回路１０の他のトライイン
バータゲートの構成を代表する。トライインバータ回路
１６は、ｐチャネル金属酸化物半導体電界効果トランジ
スタ（ＭＯ３ＦＥＩ−）４０およびｎチャネルＭＯ３Ｆ
ＥＴ４２を含む。ＭＯ８ＦＥＴ４０および４２のゲート
は、トライインバータの入力Ｉに接続されている。ｐチ
ャネル入力ＭＯ８ＦＥＴ４０のドレインは、第２ｐチャ
ネルＭＯ３ＦＥＴ４４のソースに接続されており、ＭＯ
３ＦＥＴ４４のゲートは、トライインバータの反転使用
可能入力Ｅに接続されている。同様にして、ｎチャネル
入力ＭＯ３ＦＥＴ４２のドレインは第２ｎチャネルＭＯ
８ＦＥＴ４６のソースに接続されており、ＭＯ３ＦＥＴ
４６のゲートはトライインバータの使用可能入力Ｅに接
続されている。使用可能トランジスタ４４および４６の
ドレインは、共通の出力Ｏに接続されている。
次に、第２図のトライインバータ論理ゲート１６の動作
について説明する。使用可能入力Ｅが真（比較的高い電
圧によって表わされる論理値１）である時は、出力Ｏに
おける電圧は、入力ｌにおける電圧の論理的反転値にな
る。詳述すると、使用可能入力Ｅが高レベルに、反転使
用可能入力Ｅが低レベルにされた時、使用可能トランジ
スタ４６および４４の双方は、それぞれオン状態になる
。
について説明する。使用可能入力Ｅが真（比較的高い電
圧によって表わされる論理値１）である時は、出力Ｏに
おける電圧は、入力ｌにおける電圧の論理的反転値にな
る。詳述すると、使用可能入力Ｅが高レベルに、反転使
用可能入力Ｅが低レベルにされた時、使用可能トランジ
スタ４６および４４の双方は、それぞれオン状態になる
。
しかし、入力Ｉの論理状態（すなわち電圧レベル）に依
存して、入力トランジスタ４ｏまたは４２の一方のみが
オン状態になる。もし入力Ｉが真でない（低電圧で表わ
される論理値Ｏである）時は、入力トランジスタ４ｏが
オン状態になり、使用可能入力Ｅが真である時は、出力
０における電圧は電源電圧まで上昇する（それにより論
理状態が真、すなわち１であることを示す）。それとは
反対に、もし入力ｌが論理値１の状態にあれば、入力ト
ランジスタ４２がオン状態になり、使用可能入力Ｅが真
である時は、出力Ｏを接地電位にする。
存して、入力トランジスタ４ｏまたは４２の一方のみが
オン状態になる。もし入力Ｉが真でない（低電圧で表わ
される論理値Ｏである）時は、入力トランジスタ４ｏが
オン状態になり、使用可能入力Ｅが真である時は、出力
０における電圧は電源電圧まで上昇する（それにより論
理状態が真、すなわち１であることを示す）。それとは
反対に、もし入力ｌが論理値１の状態にあれば、入力ト
ランジスタ４２がオン状態になり、使用可能入力Ｅが真
である時は、出力Ｏを接地電位にする。
上述のように、トライインバータ１６は、４つのトラン
ジスタを使用している。従って、第１図において１２６
よび１４によって示されているように、そのようなトラ
イインバータを４個用いた並列形排他的ＯＲおよび排他
的ＮＯＲゲートは、１６個のトランジスタを使用するこ
とになる。これら１６個のトランジスタは、一般に、排
他的ＯＲゲートの出力を単に反転することにより両方の
機能を実現する非並列形排他的ＯＲおよび排他的Ｎ Ｏ
Ｒゲートと比べて、かなりより大きい空間を必要とする
。従って、並列形排他的ＯＲおよび排他的ＮＯＲゲート
の処理速度を増加させようとする目的は、従来の手段に
よれば、集積回路の寸法および複雑さのかなりの増加と
いう代償のもとに達成されていたのである。
ジスタを使用している。従って、第１図において１２６
よび１４によって示されているように、そのようなトラ
イインバータを４個用いた並列形排他的ＯＲおよび排他
的ＮＯＲゲートは、１６個のトランジスタを使用するこ
とになる。これら１６個のトランジスタは、一般に、排
他的ＯＲゲートの出力を単に反転することにより両方の
機能を実現する非並列形排他的ＯＲおよび排他的Ｎ Ｏ
Ｒゲートと比べて、かなりより大きい空間を必要とする
。従って、並列形排他的ＯＲおよび排他的ＮＯＲゲート
の処理速度を増加させようとする目的は、従来の手段に
よれば、集積回路の寸法および複雑さのかなりの増加と
いう代償のもとに達成されていたのである。
本発明によれば、トランジスタの数を減少させつつ、し
かも並列形１Ｊｌ他的ＯＲおよびＩＪＩ他的ＮＯＲゲー
トの処理速度を維持することができる。
かも並列形１Ｊｌ他的ＯＲおよびＩＪＩ他的ＮＯＲゲー
トの処理速度を維持することができる。
第３図は、本発明の一実施例を図解している。
第３図の実施例においては、並列形排他的ＯＲおよび排
他的ＮＯＲゲート５０の４個のトランジスタが除去され
ている。並列形排他的ＯＲおよび排他的ＮＯＲゲート５
０は、排他的ＯＲ回路５２および排他的ＮＯＲ回路５４
を含む。排他的ＮＯＲ回路５４は、ｐチャネル入力ＭＯ
８ＦＥＴ５６およびｎチＶネル入力ＭＯ８ＦＥＴ５８を
含む第１トライインバータ回路を有する。入力トランジ
スタ５６および５８の両方のゲートは信号入力Ａに接続
されている。第１トライインバータ回路は、さらに、ｐ
チャネル入力ＭＯ８ＦＥＴ５６のドレインに接続された
ｐチャネル使用可能 ＭＯ８ＦＥＴ６０と、ｎチャネル入力 ＭＯ８ＦＥＴ５８のドレインに接続されたｎチャネル使
用可能ＭＯ３ＦＥＴ６２とを含む。使用可能ＭＯ８Ｆ
Ｅ Ｔ ６０および６２のゲートは、それぞれ信号入力
Ｂおよび補数信号入力已に接続されている。排他的ＮＯ
Ｒ回路５４は、さらに第２トライインバータ回路を有し
、この第２トライインバータ回路は、それぞれ直列接続
された、ｐチャネル入力ＭＯ８ＦＥＴ６４およびｐチャ
ネル使用可能ＭＯ８ＦＥＴ６６と、ｎチャネル入力ＭＯ
８ＦＥＴ６８およびｎチャネル使用可能ＭＯ３ＦＥＴ７
０とを含む。入力ＭＯ８ＦＥＴ６４および６８のゲート
は、補数信号入力Ａに接続され、使用可能ＭＯ８ＦＥＴ
６６および７０のゲートは、それぞれ補数信号入力Ｂお
よび信号入力Ｂに接続されている。排他的ＮＯＲ回路５
４の使用可能ＭＯ８ＦＥＴ６０．６２．６６．７０の出
力は、互いに接続され、単一の排他的ＮＯＲ出カフ２を
与えるようにされている。出カフ２は、排他的ＮＯＲ機
能により、もし入力ＡおよびＢの双方が真であるか、あ
るいは入力ＡおよびＢのいずれもが真でなければ、−即
値１の状態になる。また、もし入力ＡまたはＢのいずれ
かくしかし両方ではない）が真ならば、出カフ２は論理
的低レベル状態になる。
他的ＮＯＲゲート５０の４個のトランジスタが除去され
ている。並列形排他的ＯＲおよび排他的ＮＯＲゲート５
０は、排他的ＯＲ回路５２および排他的ＮＯＲ回路５４
を含む。排他的ＮＯＲ回路５４は、ｐチャネル入力ＭＯ
８ＦＥＴ５６およびｎチＶネル入力ＭＯ８ＦＥＴ５８を
含む第１トライインバータ回路を有する。入力トランジ
スタ５６および５８の両方のゲートは信号入力Ａに接続
されている。第１トライインバータ回路は、さらに、ｐ
チャネル入力ＭＯ８ＦＥＴ５６のドレインに接続された
ｐチャネル使用可能 ＭＯ８ＦＥＴ６０と、ｎチャネル入力 ＭＯ８ＦＥＴ５８のドレインに接続されたｎチャネル使
用可能ＭＯ３ＦＥＴ６２とを含む。使用可能ＭＯ８Ｆ
Ｅ Ｔ ６０および６２のゲートは、それぞれ信号入力
Ｂおよび補数信号入力已に接続されている。排他的ＮＯ
Ｒ回路５４は、さらに第２トライインバータ回路を有し
、この第２トライインバータ回路は、それぞれ直列接続
された、ｐチャネル入力ＭＯ８ＦＥＴ６４およびｐチャ
ネル使用可能ＭＯ８ＦＥＴ６６と、ｎチャネル入力ＭＯ
８ＦＥＴ６８およびｎチャネル使用可能ＭＯ３ＦＥＴ７
０とを含む。入力ＭＯ８ＦＥＴ６４および６８のゲート
は、補数信号入力Ａに接続され、使用可能ＭＯ８ＦＥＴ
６６および７０のゲートは、それぞれ補数信号入力Ｂお
よび信号入力Ｂに接続されている。排他的ＮＯＲ回路５
４の使用可能ＭＯ８ＦＥＴ６０．６２．６６．７０の出
力は、互いに接続され、単一の排他的ＮＯＲ出カフ２を
与えるようにされている。出カフ２は、排他的ＮＯＲ機
能により、もし入力ＡおよびＢの双方が真であるか、あ
るいは入力ＡおよびＢのいずれもが真でなければ、−即
値１の状態になる。また、もし入力ＡまたはＢのいずれ
かくしかし両方ではない）が真ならば、出カフ２は論理
的低レベル状態になる。
排他的ＯＲ回路５２は、並列形排他的ＯＲおよび排他的
ＮＯＲゲート５０の第３および第４トライインバータ回
路を含む。本発明においては、排他的ＮＯＲ回路５４の
第１及び第２トライインバータ回路の入力トランジスタ
は、それぞれ排他的ＯＲ回路５２の第３及び第４トライ
インバータ回路に対する入力トランジスタとしても共用
される。
ＮＯＲゲート５０の第３および第４トライインバータ回
路を含む。本発明においては、排他的ＮＯＲ回路５４の
第１及び第２トライインバータ回路の入力トランジスタ
は、それぞれ排他的ＯＲ回路５２の第３及び第４トライ
インバータ回路に対する入力トランジスタとしても共用
される。
そのため、排他的ＯＲ回路５２のために、４個の入力ト
ランジスタを追加する必要がなくなる。
ランジスタを追加する必要がなくなる。
詳述すると、排他的ＯＲ回路５２の第３トライインバー
タ回路は、ｎチャネル入力トランジスタ５６と、同ｎチ
ャネル入力トランジスタ５６のドレインに接続されたｐ
チャネル使用可能ＭＯ３ＦＥＴ７４とを含む。このよう
にして、排他的ＮＯＲ回路５４および排他的ＯＲ回路５
２のそれぞれの使用可能トランジスタ６ｏおよび７４は
、ｎチャネル入力トランジスタ５６を共用する。
タ回路は、ｎチャネル入力トランジスタ５６と、同ｎチ
ャネル入力トランジスタ５６のドレインに接続されたｐ
チャネル使用可能ＭＯ３ＦＥＴ７４とを含む。このよう
にして、排他的ＮＯＲ回路５４および排他的ＯＲ回路５
２のそれぞれの使用可能トランジスタ６ｏおよび７４は
、ｎチャネル入力トランジスタ５６を共用する。
排他的ＯＲ回路５２のｎチャネル使用可能トランジスタ
７４のゲートは、補数入力信号Ｂに接続され、また、排
他的ＮＯＲ回路５４のｎチャネル使用可能トランジスタ
６０のゲートは、入力信号Ｂに接続されていることに注
意すべきである。従つて、排他的ＮＯＲ回路５４および
排他的ＯＲ回路５２のそれぞれの使用可能トランジスタ
６ｏおよび７４は、同時にオン状態になることはない。
７４のゲートは、補数入力信号Ｂに接続され、また、排
他的ＮＯＲ回路５４のｎチャネル使用可能トランジスタ
６０のゲートは、入力信号Ｂに接続されていることに注
意すべきである。従つて、排他的ＮＯＲ回路５４および
排他的ＯＲ回路５２のそれぞれの使用可能トランジスタ
６ｏおよび７４は、同時にオン状態になることはない。
更に、排他的ＯＲ回路５２の第３トライインバータ回路
は、排他的ＮＯＲ回路５４のｎチャネル入力トランジス
タ５８と、同ｎチャネル入力トランジスタ５８のドレイ
ンに接続されたｎチャネル使用可能ＭＯ８ＦＥＴ７６と
を含む。排他的ＯＲ回路５２のｎチャネル使用可能トラ
ンジスタ７６のゲートは、入力信号Ｂに接続され、他方
、排他的ＮＯＲ回路５４の対応するｎチャネル使用可能
ｌ・ランジスタロ２のゲートは、補数入力信号臼に接続
されている。このようにして、排他的ＮＯＲ回２８５４
および排他的ＯＲ回路５２のそれぞれのｎチャネル使用
可能トランジスタ６２および７６は、第３図に示された
ように、同一のｎチャネル入力トランジスタ５８を共用
する。
は、排他的ＮＯＲ回路５４のｎチャネル入力トランジス
タ５８と、同ｎチャネル入力トランジスタ５８のドレイ
ンに接続されたｎチャネル使用可能ＭＯ８ＦＥＴ７６と
を含む。排他的ＯＲ回路５２のｎチャネル使用可能トラ
ンジスタ７６のゲートは、入力信号Ｂに接続され、他方
、排他的ＮＯＲ回路５４の対応するｎチャネル使用可能
ｌ・ランジスタロ２のゲートは、補数入力信号臼に接続
されている。このようにして、排他的ＮＯＲ回２８５４
および排他的ＯＲ回路５２のそれぞれのｎチャネル使用
可能トランジスタ６２および７６は、第３図に示された
ように、同一のｎチャネル入力トランジスタ５８を共用
する。
同様に、排他的ＯＲ回路５２の第４トライインバータ回
路のｐチャネル使用可能ＭＯ８ＦＥＴ７８と、排他的Ｎ
ＯＲ回路５４のｎチャネル使用可能トランジスタ６６と
は、ｐチャネル入カドランジスタロ４を共用する。そし
て、ｎチャネル使用可能トランジスタ７８および６６の
ゲートは、それぞれｔＩＩｌｔｌｌｌ入力信号Ｂおよび
補数制御入力信号Ｂに接続されている。それにより、ｎ
チャネル使用可能トランジスタ７８および６６は、同時
にオン状態になることはない。
路のｐチャネル使用可能ＭＯ８ＦＥＴ７８と、排他的Ｎ
ＯＲ回路５４のｎチャネル使用可能トランジスタ６６と
は、ｐチャネル入カドランジスタロ４を共用する。そし
て、ｎチャネル使用可能トランジスタ７８および６６の
ゲートは、それぞれｔＩＩｌｔｌｌｌ入力信号Ｂおよび
補数制御入力信号Ｂに接続されている。それにより、ｎ
チャネル使用可能トランジスタ７８および６６は、同時
にオン状態になることはない。
最後に、排他的ＯＲ回路５２の第４トライインバータ回
路のｎチャネル使用可能ＭＯ８ＦＥＴ８０と、排他的Ｎ
ＯＲ回路５４のｎチャネル使用可能トランジスタ７０と
は、ｎチャネル入カドランジスタロ８を共用する。そし
て、ｎチャネル使用可能トランジスタ８０およ′Ｃｊ７
０のゲートｔよ、それぞれ補数制御入力信号Ｂおよびυ
Ｊｔｉｌ入力信号Ｂに接続されている。そ机により、こ
れらのトランジスタは同時にオン状態になることはない
。排他的ＯＲ回路５２の使用可能トランジスタ７４，７
６．７８．８０のドレインは互いに接続され、第３図に
示されたように、単一の排他的０ ＋１出力８２を与え
るようにされている。
路のｎチャネル使用可能ＭＯ８ＦＥＴ８０と、排他的Ｎ
ＯＲ回路５４のｎチャネル使用可能トランジスタ７０と
は、ｎチャネル入カドランジスタロ８を共用する。そし
て、ｎチャネル使用可能トランジスタ８０およ′Ｃｊ７
０のゲートｔよ、それぞれ補数制御入力信号Ｂおよびυ
Ｊｔｉｌ入力信号Ｂに接続されている。そ机により、こ
れらのトランジスタは同時にオン状態になることはない
。排他的ＯＲ回路５２の使用可能トランジスタ７４，７
６．７８．８０のドレインは互いに接続され、第３図に
示されたように、単一の排他的０ ＋１出力８２を与え
るようにされている。
次に、並列形排他的ＯＲおよび排他的ＮＯＲゲート５０
の動作を説明する。
の動作を説明する。
いま、例えば、２進入力信号ＡおよびＢの双方が、高電
圧レベルによって示される真、すなわち論理値１の状態
にあるものと仮定する。そのときは、ｐチャネル入力ト
ランジスタ５６はオフ状態にされ、他方、ｎチャネル入
力トランジスタ５８はオン状態にされる。入力信号Ｂが
真である時は、排他的ＮＯＲ回路５４のｎチャネル使用
可能トランジスタ６２はオフ状態になるので、ｎチャネ
ル入力トランジスタ５８の状態は排他的Ｎ０Ｒｕ路５４
の出力に対し影響を及ぼさない。しかし、入力信号Ｂが
真である時は、排他的ＯＲ回路５２のｎチャネル使用可
能トランジスタ７６がオン状態になるので、排他的ＯＲ
回路５２の出力は接地電位（論理値Ｏ）にされる。この
結果は、排他的ＯＲ礪能に合致している。
圧レベルによって示される真、すなわち論理値１の状態
にあるものと仮定する。そのときは、ｐチャネル入力ト
ランジスタ５６はオフ状態にされ、他方、ｎチャネル入
力トランジスタ５８はオン状態にされる。入力信号Ｂが
真である時は、排他的ＮＯＲ回路５４のｎチャネル使用
可能トランジスタ６２はオフ状態になるので、ｎチャネ
ル入力トランジスタ５８の状態は排他的Ｎ０Ｒｕ路５４
の出力に対し影響を及ぼさない。しかし、入力信号Ｂが
真である時は、排他的ＯＲ回路５２のｎチャネル使用可
能トランジスタ７６がオン状態になるので、排他的ＯＲ
回路５２の出力は接地電位（論理値Ｏ）にされる。この
結果は、排他的ＯＲ礪能に合致している。
並列形排他的ＯＲおよび排他的ＮＯＲゲート５０の他の
側においては、ｎヂャネル入カドランジスタロ８はオフ
状態にされ、他方、ｐチＶネル入カドランジスタロ４は
オン状態にされる。入力信号Ｂが真である時は、排他的
ＯＲ回路５２のｎチャネル使用可能トランジスタ７８は
オフ状態にされ、他方、排他的ＮＯＲ回路５４のｎチャ
ネル使用可能トランジスタ６６はオン状態にされる。従
って、排他的ＮＯＲ回路５４の出カフ２は電源電圧レベ
ル（論理値１）まで上昇する。この結果は、排他的Ｎ０
Ｒａ能に合致している。なお、入力信号ＡおよびＢが他
の可能な論理状態になる場合における並列形排他的ＯＲ
ゲートおよび排他的ＮＯＲゲート５０の動作を明らかに
することは容易であろう。
側においては、ｎヂャネル入カドランジスタロ８はオフ
状態にされ、他方、ｐチＶネル入カドランジスタロ４は
オン状態にされる。入力信号Ｂが真である時は、排他的
ＯＲ回路５２のｎチャネル使用可能トランジスタ７８は
オフ状態にされ、他方、排他的ＮＯＲ回路５４のｎチャ
ネル使用可能トランジスタ６６はオン状態にされる。従
って、排他的ＮＯＲ回路５４の出カフ２は電源電圧レベ
ル（論理値１）まで上昇する。この結果は、排他的Ｎ０
Ｒａ能に合致している。なお、入力信号ＡおよびＢが他
の可能な論理状態になる場合における並列形排他的ＯＲ
ゲートおよび排他的ＮＯＲゲート５０の動作を明らかに
することは容易であろう。
［発明の効果］
上述から明らかなように、本発明による排他的ＯＲゲー
トおよび／または排他的ＮＯＲゲートを構成する組合せ
回路によれば、同時に、排他的ＯＲ出力および排他的Ｎ
ＯＲ出力を与えるとともに、４個の完全なトライインバ
ータを用いた従来の排他的ＯＲ回路および排他的ＮＯＲ
回路と比べて、必要とするトランジスタの数が少ない。
トおよび／または排他的ＮＯＲゲートを構成する組合せ
回路によれば、同時に、排他的ＯＲ出力および排他的Ｎ
ＯＲ出力を与えるとともに、４個の完全なトライインバ
ータを用いた従来の排他的ＯＲ回路および排他的ＮＯＲ
回路と比べて、必要とするトランジスタの数が少ない。
もちろん、いろいろな点において本発明の変更が可能な
ことは当業者にとって明らかであり、その中のあるもの
は検討の後にのみ明らかにされ、また、その他のものは
単に電子工学における設計上の常套手段にすぎないもの
であることが理解されるであろう。
ことは当業者にとって明らかであり、その中のあるもの
は検討の後にのみ明らかにされ、また、その他のものは
単に電子工学における設計上の常套手段にすぎないもの
であることが理解されるであろう。
例えば、ＭＯ８ＦＥＴ以外のトランジスタを使用するこ
とかできる。また、特定の用途に従い特殊な設計を行っ
て他の実施例をうろことも可能である。
とかできる。また、特定の用途に従い特殊な設計を行っ
て他の実施例をうろことも可能である。
したがって、本発明の技術的範囲は、ここに説明した本
発明の特定の実施例によって限定されるべきではなく、
特許請求の範囲に記載された構成要件及びそれらの均等
物のみにより決定されるべきである。
発明の特定の実施例によって限定されるべきではなく、
特許請求の範囲に記載された構成要件及びそれらの均等
物のみにより決定されるべきである。
第１図は、従来の並列形排他的０ＲＬ１３よび排他的Ｎ
ＯＲゲートを用いた今加ｎ器回路を示ｔ ｍ略図である
。 第２図は、第１図に示した加ｎ器回路の中に含まれた従
来のトラ、イインバータ回路を示す概略図である。 第３図は、本発明の好適実施例による並列形排他的ＯＲ
論理ゲートおよび排他的Ｎ ＯＲ６理ゲートを示す概略
図である。 し符号の説明コ ５０・・・並列形排他的ＯＲおよび排他的ＮＯＲゲート
、５２・・・排他的ＯＲ回路、５４・・・排他的ＮＯＲ
回路、５６．６４・・・ｐチャネル入力ＭＯ８ＦＥＴ、
５８．６８・ ｎチャネル入力ＭＯ３ＦＥＴ、６０．７
４．６６．７８・・・ｐチャネル使用可能ＭＯ３ＦＥＴ
、６２．７６．７０゜８０・・・ｎチャネル使用可能Ｍ
Ｏ８ＦＥＴ、７２・・・排他的ＮＯＲ出力、８２・・・
排他的ＯＲ出力、△。 人、Ｂ、百・・・２進入力信号。
ＯＲゲートを用いた今加ｎ器回路を示ｔ ｍ略図である
。 第２図は、第１図に示した加ｎ器回路の中に含まれた従
来のトラ、イインバータ回路を示す概略図である。 第３図は、本発明の好適実施例による並列形排他的ＯＲ
論理ゲートおよび排他的Ｎ ＯＲ６理ゲートを示す概略
図である。 し符号の説明コ ５０・・・並列形排他的ＯＲおよび排他的ＮＯＲゲート
、５２・・・排他的ＯＲ回路、５４・・・排他的ＮＯＲ
回路、５６．６４・・・ｐチャネル入力ＭＯ８ＦＥＴ、
５８．６８・ ｎチャネル入力ＭＯ３ＦＥＴ、６０．７
４．６６．７８・・・ｐチャネル使用可能ＭＯ３ＦＥＴ
、６２．７６．７０゜８０・・・ｎチャネル使用可能Ｍ
Ｏ８ＦＥＴ、７２・・・排他的ＮＯＲ出力、８２・・・
排他的ＯＲ出力、△。 人、Ｂ、百・・・２進入力信号。
Claims (1)
- （１）排他的ＯＲゲートおよび／または排他的ＮＯＲゲ
ートを構成する組合せ回路であつて、 ２進信号Ａに対する第１回路入力と、 該２進信号Ａの補数である２進信号Ａに対する第２回路
入力と、 ２進信号Ｂに対する第３回路入力と、 該２進信号Ｂの補数である２進信号Ｂに対する第４回路
入力と、 第１回路出力と、 第２回路出力と、 第１電圧供給源に接続するようにされた入力と、前記第
１回路入力に接続されたゲートと、出力とを有する第１
ｐチャネル入力トランジスタと、第１および第２ｐチャ
ネル使用可能トランジスタであつて、そのおのおのは前
記第１ｐチャネル入力トランジスタの前記出力に接続さ
れた入力を有し、該第１ｐチャネル使用可能トランジス
タは、前記第３回路入力に接続されたゲートと、前記第
１回路出力に接続された出力とを有し、該第２ｐチャネ
ル使用可能トランジスタは、前記第４回路入力に接続さ
れたゲートと、前記第２回路出力に接続された出力とを
有する、前記第１および第２ｐチャネル使用可能トラン
ジスタと、 第２電圧供給源に接続するようにされた入力と、前記第
１回路入力に接続されたゲートと、出力とを有する第１
ｎチャネル入力トランジスタと、第１および第２ｎチャ
ネル使用可能トランジスタであつて、そのおのおのは前
記第１ｎチャネル入力トランジスタの前記出力に接続さ
れた入力を有し、該第１ｎチャネル使用可能トランジス
タは、前記第４回路入力に接続されたゲートと、前記第
１回路出力に接続された出力とを有し、該第２ｎチャネ
ル使用可能トランジスタは、前記第３回路入力に接続さ
れたゲートと、前記第２回路出力に接続された出力とを
有する、前記第１および第２ｎチャネル使用可能トラン
ジスタと、 前記第１電圧供給源に接続するようにされた入力と、前
記第２回路入力に接続されたゲートと、出力とを有する
第２ｐチャネル入力トランジスタと、 第３および第４ｐチャネル使用可能トランジスタであつ
て、そのおのおのは前記第２ｐチャネル入力トランジス
タの前記出力に接続された入力を有し、該第３ｐチャネ
ル使用可能トランジスタは、前記第４回路入力に接続さ
れたゲートと、前記第１回路出力に接続された出力とを
有し、該第４ｐチャネル使用可能トランジスタは、前記
第３回路入力に接続されたゲートと、前記第２回路出力
に接続された出力とを有する、前記第３および第４ｐチ
ャネル使用可能トランジスタと、 前記第２電圧供給源に接続するようにされた入力と、前
記第２回路入力に接続されたゲートと、出力とを有する
第２ｎチャネル入力トランジスタと、 第３および第４ｎチャネル使用可能トランジスタであつ
て、そのおのおのは前記第２ｎチャネル入力トランジス
タの前記出力に接続された入力を有し、該第３ｎチャネ
ル使用可能トランジスタは、前記第３回路入力に接続さ
れたゲートと、前記第１回路出力に接続された出力とを
有し、該第４ｎチャネル使用可能トランジスタは、前記
第４回路入力に接続されたゲートと、前記第２回路出力
に接続された出力とを有する、前記第３および第４ｎチ
ャネル使用可能トランジスタと を包含する排他的ＯＲゲートおよび／または排他的ＮＯ
Ｒゲートを構成する組合せ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/916,869 US4749886A (en) | 1986-10-09 | 1986-10-09 | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate |
| US916869 | 1986-10-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102510A true JPS63102510A (ja) | 1988-05-07 |
Family
ID=25437961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254511A Pending JPS63102510A (ja) | 1986-10-09 | 1987-10-08 | 排他的ｏｒゲートおよび／または排他的ｎｏｒゲートを構成する組合せ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4749886A (ja) |
| EP (1) | EP0270219A3 (ja) |
| JP (1) | JPS63102510A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01503832A (ja) * | 1987-06-22 | 1989-12-21 | エヌシーアール インターナショナル インコーポレイテッド | 排他的オア・ゲート回路 |
| JP2023512892A (ja) * | 2021-01-14 | 2023-03-30 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 比較システム |
| US11791009B2 (en) | 2021-01-14 | 2023-10-17 | Changxin Memory Technologies, Inc. | Error correction system |
| US11886292B2 (en) | 2021-01-14 | 2024-01-30 | Changxin Memory Technologies, Inc. | Memory system |
| US11990201B2 (en) | 2021-01-14 | 2024-05-21 | Changxin Memory Technologies, Inc. | Storage system |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222217A (ja) * | 1989-02-22 | 1990-09-05 | Toshiba Corp | プログラマブル論理回路 |
| WO1991013392A2 (en) * | 1990-02-12 | 1991-09-05 | Micron Technology, Inc. | Easily configurable fully differential fast logic circuit |
| JP2636749B2 (ja) * | 1994-09-08 | 1997-07-30 | 日本電気株式会社 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
| US5568067A (en) * | 1995-06-30 | 1996-10-22 | Cyrix Corporation | Configurable XNOR/XOR element |
| KR100255962B1 (ko) * | 1995-11-03 | 2000-05-01 | 윤종용 | 3-상태회로의 출력 안정화회로 |
| US6396896B1 (en) | 2000-04-28 | 2002-05-28 | 3G.Com Inc. | Implementation of functions of multiple successive bits of a shift register |
| US7279936B2 (en) * | 2003-12-08 | 2007-10-09 | Infineon Technologies Ag | Logic basic cell, logic basic cell arrangement and logic device |
| US7298171B2 (en) * | 2005-07-08 | 2007-11-20 | United Memories, Inc. | Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices |
| US7242219B1 (en) * | 2005-09-08 | 2007-07-10 | Advanced Micro Devices, Inc. | Circuit for parity tree structure |
| FR2921199B1 (fr) * | 2007-09-17 | 2014-03-14 | Schneider Electric Ind Sas | Actionneur electromagnetique et appareil interrupteur equipe d'un tel actionneur electromagnetique |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51149765A (en) * | 1975-06-10 | 1976-12-22 | Toshiba Corp | Cagicol circuit |
| JPS53104151A (en) * | 1977-02-22 | 1978-09-11 | Fairchild Camera Instr Co | High speed exclusive or*nor circuit |
| JPS5781644A (en) * | 1980-11-07 | 1982-05-21 | Matsushita Electric Ind Co Ltd | Coincidence detecting circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3252011A (en) * | 1964-03-16 | 1966-05-17 | Rca Corp | Logic circuit employing transistor means whereby steady state power dissipation is minimized |
| JPS53279B1 (ja) * | 1971-02-25 | 1978-01-06 | ||
| FR2296969A1 (fr) * | 1974-12-31 | 1976-07-30 | Ibm France | Nouvelle organisation logique pour effectuer le test de parite d'un octet binaire et dispositif en resultant |
| JPS5219059A (en) * | 1975-08-04 | 1977-01-14 | Nippon Telegr & Teleph Corp <Ntt> | Exclusive or circuit |
| US4006365A (en) * | 1975-11-26 | 1977-02-01 | International Business Machines Corporation | Exclusive or integrated logic circuits using complementary MOSFET technology |
| JPS58213342A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| JPS595347A (ja) * | 1982-06-30 | 1984-01-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| JPS60194617A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | 排他的論理和回路 |
-
1986
- 1986-10-09 US US06/916,869 patent/US4749886A/en not_active Expired - Lifetime
-
1987
- 1987-10-08 EP EP87308916A patent/EP0270219A3/en not_active Withdrawn
- 1987-10-08 JP JP62254511A patent/JPS63102510A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51149765A (en) * | 1975-06-10 | 1976-12-22 | Toshiba Corp | Cagicol circuit |
| JPS53104151A (en) * | 1977-02-22 | 1978-09-11 | Fairchild Camera Instr Co | High speed exclusive or*nor circuit |
| JPS5781644A (en) * | 1980-11-07 | 1982-05-21 | Matsushita Electric Ind Co Ltd | Coincidence detecting circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01503832A (ja) * | 1987-06-22 | 1989-12-21 | エヌシーアール インターナショナル インコーポレイテッド | 排他的オア・ゲート回路 |
| JP2023512892A (ja) * | 2021-01-14 | 2023-03-30 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 比較システム |
| US11791009B2 (en) | 2021-01-14 | 2023-10-17 | Changxin Memory Technologies, Inc. | Error correction system |
| US11886292B2 (en) | 2021-01-14 | 2024-01-30 | Changxin Memory Technologies, Inc. | Memory system |
| US11935616B2 (en) | 2021-01-14 | 2024-03-19 | Changxin Memory Technologies, Inc. | Comparison system |
| US11990201B2 (en) | 2021-01-14 | 2024-05-21 | Changxin Memory Technologies, Inc. | Storage system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4749886A (en) | 1988-06-07 |
| EP0270219A3 (en) | 1989-05-10 |
| EP0270219A2 (en) | 1988-06-08 |
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