JPH0142431B2 - - Google Patents
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- JPH0142431B2 JPH0142431B2 JP1344683A JP1344683A JPH0142431B2 JP H0142431 B2 JPH0142431 B2 JP H0142431B2 JP 1344683 A JP1344683 A JP 1344683A JP 1344683 A JP1344683 A JP 1344683A JP H0142431 B2 JPH0142431 B2 JP H0142431B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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- Computing Systems (AREA)
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Description
産業上の利用分野
本発明は複数桁の２つの数を加算する加算回路
に関し、特にCMOSトランジスタ（相補型絶縁
ゲート電界効果トランジスタ）を用いて構成する
のに最適な加算回路に関するものである。 従来例の構成とその問題点 従来の加算回路を第１、第２図に示す。 第１図は公知の全加算器であり、１，２は
EXOR（排他的論理和）ゲートであり、３，４，
５はNANDゲートであつて、第ｉ桁目の加算数
Ai、第ｉ桁目の被加算数Bi、第ｉ桁目への桁上
げ信号Ciを入力して、第ｉ桁目の和Si、第ｉ＋１
桁目への桁上げ信号Ci＋１を出力する機能のもの
である。従つて、SiとCi＋１は、 Si＝AiBiCi Ci＋１＝AiBi＋Ci（AiBi） で示される。第２図は、第１図の全加算器を用い
て、加算数Ａ、被加算数Ｂが共に４ビツトの場合
の加算回路を示す。 １０〜１３は第１図に示した全加算器であり、
１０を構成する１〜５の各ゲートは、第１図に示
す同付番の各ゲートと全く同じものである。 即ち、第２図の回路はリツプル・キヤリー型の
加算回路であり、加算数（A4A3A2A1）と被加算
数（B4B3B2B1）と第１桁目への桁上げ信号C1を
入力して、４ビツトの和（S4S3S2S1）と第４桁目
からの桁上げ信号C5を出力する機能を持つ。 加算数Ai、被加算数Bi、桁上げ信号C1が同時
に入力されたとすれば、和S1を得るにはEXOR
ゲート（排他的論理和ゲート）２段、C2につい
ては、EXORゲート１段とNANDゲート２段の
遅延時間がそれぞれ必要となり、EXORゲート
をCMOSトランジスタで構成したとき、NAND
又はNORゲート２段相当の遅延時間とみなせる
から、和S1はゲート４段分の遅延、最終の桁上げ
信号C5はゲート10段分の遅延時間を持つて得ら
れる。一般に、ｎビツト数同士の加算の場合、ク
リテイカルパスである桁上げ信号Co+1を得るため
には、ゲート2n＋２段分の遅延時間が必要とな
る。 発明の目的 本発明は、従来の加算回路の長いクリテイカル
パスを大幅に短縮し、高速に加算することのでき
る加算回路を提供しようとするものである。 発明の構成 本発明は、その構成要素となる全加算器として
加算すべき３つの入力信号ai、bi、ciとこれをイ
ンバータで反転した信号、、との６つの信
号を入力とする２個の論理ゲートから和出力を
得、一方ai、bi、ciを入力とする２個の論理ゲー
トから逆極性の桁上げ出力信号i+1を得るタイプ
１の全加算器と、、、ciを入力とする２個の
論理ゲートから正極性の桁上げ出力信号Ci+1を得
るタイプ２の全加算器のの２種類の全加算器を複
数個設け、これらを交互に配置させることによつ
て、桁上げ信号の高速伝搬を実現させるものであ
る。 実施例の説明 以下図面を参照して本発明の実施例を説明す
る。 第３図、第４図は本発明の加算回路に用いる全
加算器の一実施例である。第３図はタイプ１の全
加算器であり、第ｉ桁目の加算数Ai、第ｉ桁目
の被加算数Bi、第ｉ桁目への桁上げ信号Ciを入
力し、第ｉ桁目の和Siと第ｉ＋１桁目への桁上げ
信号i+1を出力する機能をを有するものである。
又、第４図はタイプ２の全加算器であり、加算数
Ai、被加算数Bi、桁上げ信号を入力し、和Si
と第ｉ＋１桁目への桁上げ信号Ci+1を出力する機
能を有するものである。第３図において、１ａ，
２ａはCMOSトランジスタ構成の論理ゲートで
あり、共に同じ機能を有するものである。論理ゲ
ート１ａ（２ａも同様）は、ａ〜ｅの５つの入力
信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）
か、又はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低
論理レベル）となり、ａ＝ｂ＝ｃ＝０か、又はａ
＝ｄ＝ｅ＝０のとき、出力ｆ＝１となり、上記以
外の入力条件のときには、出力ｆは高インピーダ
ンス状態となる。 ３ａは３入力ｌ、ｍ、ｎの論理ゲート論理ゲー
トであり、ｌ＝ｍ＝１か、又はｌ＝ｎ＝１のと
き、出力ｋ＝０となり、ｌ＝ｍ＝０か、又はｌ＝
ｎ＝０のとき、出力ｋ＝１となり、上記以外の入
力条件のときには、出力ｋは高インピーダンス状
態となる。４ａは、２入力ｇ、ｈの論理ゲートで
あり、ｇ＝ｈ＝１のとき、出力ｋ＝０となり、ｇ
＝ｈ＝０のとき、出力ｋ＝１となり、それ以外の
入力条件では出力ｋは高インピーダンス状態とな
る。５ａ，６ａ，７ａは、公知のCMOS構成の
インバータである。 １０ａ〜１４ａ，２０ａ〜２４ａ，３０ａ〜３
２ａ，４０ａ，４１ａはＰチヤネル・トランジス
タであり、１５ａ〜１９ａ，２５ａ〜２９ａ，３
３ａ〜３５ａ，４２ａ，４３ａはＮチヤネル・ト
ランジスタであつて、両トランジスタ共に、ソー
ス端子に矢印を付して示す。論理ゲート１ａ，２
ａの出力を共通接続し、接続点ｆに和Siを得、論
理ゲート３ａ，４aaの出力を共通接続し、接続
点ｋに桁上び信号Ci+1を得る。 入力信号Ai、Bi、Ciに対する論理ゲート１ａ，
２ａの出力と和Siを第１表に真理値表に、また、
論理ゲート３ａ，４ａの出力と桁上げ信号i+1を
第２表の真理値表に示す。
に関し、特にCMOSトランジスタ（相補型絶縁
ゲート電界効果トランジスタ）を用いて構成する
のに最適な加算回路に関するものである。 従来例の構成とその問題点 従来の加算回路を第１、第２図に示す。 第１図は公知の全加算器であり、１，２は
EXOR（排他的論理和）ゲートであり、３，４，
５はNANDゲートであつて、第ｉ桁目の加算数
Ai、第ｉ桁目の被加算数Bi、第ｉ桁目への桁上
げ信号Ciを入力して、第ｉ桁目の和Si、第ｉ＋１
桁目への桁上げ信号Ci＋１を出力する機能のもの
である。従つて、SiとCi＋１は、 Si＝AiBiCi Ci＋１＝AiBi＋Ci（AiBi） で示される。第２図は、第１図の全加算器を用い
て、加算数Ａ、被加算数Ｂが共に４ビツトの場合
の加算回路を示す。 １０〜１３は第１図に示した全加算器であり、
１０を構成する１〜５の各ゲートは、第１図に示
す同付番の各ゲートと全く同じものである。 即ち、第２図の回路はリツプル・キヤリー型の
加算回路であり、加算数（A4A3A2A1）と被加算
数（B4B3B2B1）と第１桁目への桁上げ信号C1を
入力して、４ビツトの和（S4S3S2S1）と第４桁目
からの桁上げ信号C5を出力する機能を持つ。 加算数Ai、被加算数Bi、桁上げ信号C1が同時
に入力されたとすれば、和S1を得るにはEXOR
ゲート（排他的論理和ゲート）２段、C2につい
ては、EXORゲート１段とNANDゲート２段の
遅延時間がそれぞれ必要となり、EXORゲート
をCMOSトランジスタで構成したとき、NAND
又はNORゲート２段相当の遅延時間とみなせる
から、和S1はゲート４段分の遅延、最終の桁上げ
信号C5はゲート10段分の遅延時間を持つて得ら
れる。一般に、ｎビツト数同士の加算の場合、ク
リテイカルパスである桁上げ信号Co+1を得るため
には、ゲート2n＋２段分の遅延時間が必要とな
る。 発明の目的 本発明は、従来の加算回路の長いクリテイカル
パスを大幅に短縮し、高速に加算することのでき
る加算回路を提供しようとするものである。 発明の構成 本発明は、その構成要素となる全加算器として
加算すべき３つの入力信号ai、bi、ciとこれをイ
ンバータで反転した信号、、との６つの信
号を入力とする２個の論理ゲートから和出力を
得、一方ai、bi、ciを入力とする２個の論理ゲー
トから逆極性の桁上げ出力信号i+1を得るタイプ
１の全加算器と、、、ciを入力とする２個の
論理ゲートから正極性の桁上げ出力信号Ci+1を得
るタイプ２の全加算器のの２種類の全加算器を複
数個設け、これらを交互に配置させることによつ
て、桁上げ信号の高速伝搬を実現させるものであ
る。 実施例の説明 以下図面を参照して本発明の実施例を説明す
る。 第３図、第４図は本発明の加算回路に用いる全
加算器の一実施例である。第３図はタイプ１の全
加算器であり、第ｉ桁目の加算数Ai、第ｉ桁目
の被加算数Bi、第ｉ桁目への桁上げ信号Ciを入
力し、第ｉ桁目の和Siと第ｉ＋１桁目への桁上げ
信号i+1を出力する機能をを有するものである。
又、第４図はタイプ２の全加算器であり、加算数
Ai、被加算数Bi、桁上げ信号を入力し、和Si
と第ｉ＋１桁目への桁上げ信号Ci+1を出力する機
能を有するものである。第３図において、１ａ，
２ａはCMOSトランジスタ構成の論理ゲートで
あり、共に同じ機能を有するものである。論理ゲ
ート１ａ（２ａも同様）は、ａ〜ｅの５つの入力
信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）
か、又はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低
論理レベル）となり、ａ＝ｂ＝ｃ＝０か、又はａ
＝ｄ＝ｅ＝０のとき、出力ｆ＝１となり、上記以
外の入力条件のときには、出力ｆは高インピーダ
ンス状態となる。 ３ａは３入力ｌ、ｍ、ｎの論理ゲート論理ゲー
トであり、ｌ＝ｍ＝１か、又はｌ＝ｎ＝１のと
き、出力ｋ＝０となり、ｌ＝ｍ＝０か、又はｌ＝
ｎ＝０のとき、出力ｋ＝１となり、上記以外の入
力条件のときには、出力ｋは高インピーダンス状
態となる。４ａは、２入力ｇ、ｈの論理ゲートで
あり、ｇ＝ｈ＝１のとき、出力ｋ＝０となり、ｇ
＝ｈ＝０のとき、出力ｋ＝１となり、それ以外の
入力条件では出力ｋは高インピーダンス状態とな
る。５ａ，６ａ，７ａは、公知のCMOS構成の
インバータである。 １０ａ〜１４ａ，２０ａ〜２４ａ，３０ａ〜３
２ａ，４０ａ，４１ａはＰチヤネル・トランジス
タであり、１５ａ〜１９ａ，２５ａ〜２９ａ，３
３ａ〜３５ａ，４２ａ，４３ａはＮチヤネル・ト
ランジスタであつて、両トランジスタ共に、ソー
ス端子に矢印を付して示す。論理ゲート１ａ，２
ａの出力を共通接続し、接続点ｆに和Siを得、論
理ゲート３ａ，４aaの出力を共通接続し、接続
点ｋに桁上び信号Ci+1を得る。 入力信号Ai、Bi、Ciに対する論理ゲート１ａ，
２ａの出力と和Siを第１表に真理値表に、また、
論理ゲート３ａ，４ａの出力と桁上げ信号i+1を
第２表の真理値表に示す。
【表】
【表】
一例として、Ai＝０、Bi＝１、Ci＝０の場合
には、Ｐチヤネル・トランジスタ１０ａ，１１
ａ，１４ａが同時にオンして、論理ゲート１ａの
出力は１、論理ゲート２ａは高出力インピーダン
スとなつて、和Siは１となり、Ｐチヤネル・トラ
ンジスタ３０ａと３２ａが同時にオンして、論理
ゲート３ａの出力は１、論理ゲート４ａは高出力
インピーダンスとなつて、桁上げ信号i+1は１と
なる。 第１、２表の真理値表から、Si、i+1は次式で
表わされ、タイプ１全加算器として動作している
ことがわかる。 Si＝AiBiCi i+1＝＋＋ 次に、第３図のタイプ１全加算器の加算時間を
見積る。 入力信号Ai、Bi、Ciが同時に入力されたとす
ると、インバータ５ａ，６ａ，７ａで、それぞれ
Ai、、が同時に得られ、Ai、Bi、Ci、、
Bi、の６つの信号が論理ゲート１ａ〜４ａに
入力されるから、和Siはインバータ１段と論理ゲ
ート（１ａ又は２ａ）１段の、ゲート２段の遅延
時間で、また、桁上げ信号i+1も同様に、インバ
ータ１段と論理ゲート（３ａ又は４ａ）１段の、
ゲート２段の遅延時間以内の時間で得られる。 次に、入力信号Ai、Biが先に入力され、遅れ
てCiが入力されたとすれば、Ciが到来したとき、
論理ゲート１ａ〜４ａのAi、Bi、Ai、Biが入力
されているトランジスタは、既にオンかオフに然
るべき状態になつてしまつているから、和Siが得
られるのは、インバータ５ａと論理ゲート２ａの
ゲート２段の遅延時間で、また、桁上げ信号i+1
については、論理ゲート３ａのゲート１段の遅延
時間以内の時間で得られる。 次に、第４図のタイプ２全加算器について説明
する。 第４図において、１ｂ，２ｂ，３ｂ，４ｂは
CMOSトランジスタ構成の論理ゲートであり、
それぞれ第３図の１ａ，２ａ，３ａ，４ａと全く
同じ機能を有するものである。５ｂ，６ｂ，７ｂ
は公知のCMOS構成のインバータである。 １０ｂ〜１４ｂ，２０ｂ〜２４ｂ，３０ｂ〜３
２ｂ，４０ｂ，４１ｂはＰチヤネル・トランジス
タであり、１５ｂ〜１９ｂ，２５ｂ〜２９ｂ，３
３ｂ〜３５ｂ，４２ｂ，４３ｂはＮチヤネル・ト
ランジスタであつて、両トランジスタ共に、ソー
スに矢印を付して示す。論理ゲート１ｂ，２ｂの
出力を共通接続し、接続点の和Siを得、論理ゲー
ト３ｂ，４ｂの出力を共通接続し、接続点に桁上
げ信号Ci+1を得る。 入力信号Ai、Biに対する論理ゲート１ｂ，
２ｂの出力と和Siを第３表の真理値表に、また、
論理ゲート３ｂ，４ｂの出力と桁上げ信号Ci+1を
第４表に示す。
には、Ｐチヤネル・トランジスタ１０ａ，１１
ａ，１４ａが同時にオンして、論理ゲート１ａの
出力は１、論理ゲート２ａは高出力インピーダン
スとなつて、和Siは１となり、Ｐチヤネル・トラ
ンジスタ３０ａと３２ａが同時にオンして、論理
ゲート３ａの出力は１、論理ゲート４ａは高出力
インピーダンスとなつて、桁上げ信号i+1は１と
なる。 第１、２表の真理値表から、Si、i+1は次式で
表わされ、タイプ１全加算器として動作している
ことがわかる。 Si＝AiBiCi i+1＝＋＋ 次に、第３図のタイプ１全加算器の加算時間を
見積る。 入力信号Ai、Bi、Ciが同時に入力されたとす
ると、インバータ５ａ，６ａ，７ａで、それぞれ
Ai、、が同時に得られ、Ai、Bi、Ci、、
Bi、の６つの信号が論理ゲート１ａ〜４ａに
入力されるから、和Siはインバータ１段と論理ゲ
ート（１ａ又は２ａ）１段の、ゲート２段の遅延
時間で、また、桁上げ信号i+1も同様に、インバ
ータ１段と論理ゲート（３ａ又は４ａ）１段の、
ゲート２段の遅延時間以内の時間で得られる。 次に、入力信号Ai、Biが先に入力され、遅れ
てCiが入力されたとすれば、Ciが到来したとき、
論理ゲート１ａ〜４ａのAi、Bi、Ai、Biが入力
されているトランジスタは、既にオンかオフに然
るべき状態になつてしまつているから、和Siが得
られるのは、インバータ５ａと論理ゲート２ａの
ゲート２段の遅延時間で、また、桁上げ信号i+1
については、論理ゲート３ａのゲート１段の遅延
時間以内の時間で得られる。 次に、第４図のタイプ２全加算器について説明
する。 第４図において、１ｂ，２ｂ，３ｂ，４ｂは
CMOSトランジスタ構成の論理ゲートであり、
それぞれ第３図の１ａ，２ａ，３ａ，４ａと全く
同じ機能を有するものである。５ｂ，６ｂ，７ｂ
は公知のCMOS構成のインバータである。 １０ｂ〜１４ｂ，２０ｂ〜２４ｂ，３０ｂ〜３
２ｂ，４０ｂ，４１ｂはＰチヤネル・トランジス
タであり、１５ｂ〜１９ｂ，２５ｂ〜２９ｂ，３
３ｂ〜３５ｂ，４２ｂ，４３ｂはＮチヤネル・ト
ランジスタであつて、両トランジスタ共に、ソー
スに矢印を付して示す。論理ゲート１ｂ，２ｂの
出力を共通接続し、接続点の和Siを得、論理ゲー
ト３ｂ，４ｂの出力を共通接続し、接続点に桁上
げ信号Ci+1を得る。 入力信号Ai、Biに対する論理ゲート１ｂ，
２ｂの出力と和Siを第３表の真理値表に、また、
論理ゲート３ｂ，４ｂの出力と桁上げ信号Ci+1を
第４表に示す。
【表】
【表】
一例として、Ai＝１、Bi＝０、＝０の場合
には、Ｎチヤネル・トランジスタ１５ｂ，１６
ｂ，１７ｂが同時にオンして、論理ゲート１ｂの
出力は０、論理ゲート２ｂは高出力インピーダン
スとなつて、和Si0となり、Ｐチヤネル・トラン
ジスタ３１ｂと３２ｂが同時にオンして、論理ゲ
ート３ｂの出力は１、論理ゲート４ｂは高出力イ
ンピーダンスとなつて、桁上げ信号Ci+1は１とな
る。 第３、４表の真理値表から、Si、Ci+1は次式で
表わされ、タイプ２全加算器として動作すること
がわかる。 次に、第４図のタイプ２全加算器の加算時間を
見積るが、同図タイプ２全加算器の入力Ai、Bi、
Ciから和Si、桁上げ信号Ci+1迄のゲート段数は、
第３図のタイプ１全加算器のゲート段数と全く同
じであるから、加算時間も同じである。 第５図に本発明による４ビツト加算回路の実施
例を示す。第５図の５１，５３は第３図のタイプ
１全加算器であり、５２，５４は第４図のタイプ
２全加算器であつて、奇数ビツト目にタイプ１の
偶数ビツト目にタイプ２の全加算器がそれぞれ配
置された構成となつている。タイプ１全加算器５
１、タイプ２全加算器５２中の構成要素１ａ〜７
ａ、１ｂ〜７ｂはそれぞれ、第３図、第４図中の
同番号の構成要素と同じものである。 加算数（A4A3A2A1）、被加算数（B4B3B2B1）、
桁上げ信号C1を入力し、４ビツトの和
（S4S3S2S1）と第４桁目からの桁上げ信号C5を出
力する。各ブロツク５１〜５４の動作が第３図と
第４図の説明で明らかであるから、詳細な説明は
省略する。さて、加算数Ai、被加算数Bi（ｉ＝１
〜４）、桁上げ信号C1が同時入力されたとすれ
ば、和Siは論理ゲート（１ａ又は２ａ）１段とイ
ンバータ１段の、ゲート２段の遅延時間で2は
論理ゲート（３ａ、又は４ａ）１段とインバータ
１段の、ゲート２段の遅延時間で得られ、クリテ
イカルパスである桁上げ信号C5は、2からC5ま
でゲート３段分の遅延時間となるからゲート５段
の遅延時間だけで得られることになる。 一般に、ｎビツト数同志の加算の場合、クリテ
イカルパスである桁上げ信号i+1は、ゲートｎ＋
１段分の遅延時間だけで得られる。これは、第２
図の従来回路のクリテイカルパス遅延時間、ゲー
ト2n＋２段分と比べて、２分の１に短縮された
値となる。即ち、従来の回路に対して、２倍の加
算速度で加算できることになる。 桁上げ信号i+1、Ci+1は論理ゲート（３ａと４
ａ，３ｂと４ｂ）でドライブされているため、例
えば、トランスフア・ゲートを直列接続した構成
の桁上げ信号伝搬径路の伝搬遅延よりも小さい遅
延時間で桁上げ信号を伝搬させるよう設計するこ
とが容易に可能である。 発明の効果 以上説明したように本発明によれば、簡単な回
路構成で、従来の２倍の加算速度を有する全加算
器を得、クリテイカルパスである桁上げ信号伝搬
径路を大幅に短縮して、高速加算動作が可能な加
算回路が得られ、その効果は極めて大きいもので
ある。
には、Ｎチヤネル・トランジスタ１５ｂ，１６
ｂ，１７ｂが同時にオンして、論理ゲート１ｂの
出力は０、論理ゲート２ｂは高出力インピーダン
スとなつて、和Si0となり、Ｐチヤネル・トラン
ジスタ３１ｂと３２ｂが同時にオンして、論理ゲ
ート３ｂの出力は１、論理ゲート４ｂは高出力イ
ンピーダンスとなつて、桁上げ信号Ci+1は１とな
る。 第３、４表の真理値表から、Si、Ci+1は次式で
表わされ、タイプ２全加算器として動作すること
がわかる。 次に、第４図のタイプ２全加算器の加算時間を
見積るが、同図タイプ２全加算器の入力Ai、Bi、
Ciから和Si、桁上げ信号Ci+1迄のゲート段数は、
第３図のタイプ１全加算器のゲート段数と全く同
じであるから、加算時間も同じである。 第５図に本発明による４ビツト加算回路の実施
例を示す。第５図の５１，５３は第３図のタイプ
１全加算器であり、５２，５４は第４図のタイプ
２全加算器であつて、奇数ビツト目にタイプ１の
偶数ビツト目にタイプ２の全加算器がそれぞれ配
置された構成となつている。タイプ１全加算器５
１、タイプ２全加算器５２中の構成要素１ａ〜７
ａ、１ｂ〜７ｂはそれぞれ、第３図、第４図中の
同番号の構成要素と同じものである。 加算数（A4A3A2A1）、被加算数（B4B3B2B1）、
桁上げ信号C1を入力し、４ビツトの和
（S4S3S2S1）と第４桁目からの桁上げ信号C5を出
力する。各ブロツク５１〜５４の動作が第３図と
第４図の説明で明らかであるから、詳細な説明は
省略する。さて、加算数Ai、被加算数Bi（ｉ＝１
〜４）、桁上げ信号C1が同時入力されたとすれ
ば、和Siは論理ゲート（１ａ又は２ａ）１段とイ
ンバータ１段の、ゲート２段の遅延時間で2は
論理ゲート（３ａ、又は４ａ）１段とインバータ
１段の、ゲート２段の遅延時間で得られ、クリテ
イカルパスである桁上げ信号C5は、2からC5ま
でゲート３段分の遅延時間となるからゲート５段
の遅延時間だけで得られることになる。 一般に、ｎビツト数同志の加算の場合、クリテ
イカルパスである桁上げ信号i+1は、ゲートｎ＋
１段分の遅延時間だけで得られる。これは、第２
図の従来回路のクリテイカルパス遅延時間、ゲー
ト2n＋２段分と比べて、２分の１に短縮された
値となる。即ち、従来の回路に対して、２倍の加
算速度で加算できることになる。 桁上げ信号i+1、Ci+1は論理ゲート（３ａと４
ａ，３ｂと４ｂ）でドライブされているため、例
えば、トランスフア・ゲートを直列接続した構成
の桁上げ信号伝搬径路の伝搬遅延よりも小さい遅
延時間で桁上げ信号を伝搬させるよう設計するこ
とが容易に可能である。 発明の効果 以上説明したように本発明によれば、簡単な回
路構成で、従来の２倍の加算速度を有する全加算
器を得、クリテイカルパスである桁上げ信号伝搬
径路を大幅に短縮して、高速加算動作が可能な加
算回路が得られ、その効果は極めて大きいもので
ある。
第１図は全加算器の従来例を示す図、第２図は
４ビツト加算回路の従来例を示す図、第３図、第
４図はそれぞれ本発明のタイプ１、タイプ２の全
加算器の実施例を示す図、第５図は本発明の４ビ
ツト加算回路の実施例を示す図である。 １ａ〜４ａ，１ｂ〜４ｂ……論理ゲート、５ａ
〜７ａ，５ｂ〜７ｂ……インバータ。
４ビツト加算回路の従来例を示す図、第３図、第
４図はそれぞれ本発明のタイプ１、タイプ２の全
加算器の実施例を示す図、第５図は本発明の４ビ
ツト加算回路の実施例を示す図である。 １ａ〜４ａ，１ｂ〜４ｂ……論理ゲート、５ａ
〜７ａ，５ｂ〜７ｂ……インバータ。
Claims (1)
- １ 第１、第２、第３、第４、第５の入力ａ、
ｂ、ｃ、ｄ、ｅを有し、上記第１、第２、第３の
入力ａ、ｂ、ｃが共にハイレベルの第１の場合又
は上記第１、第４、第５の入力ａ、ｄ、ｅが共に
ハイレベルの第２の場合の少なくとも一方の場合
に出力がローレベルとなり、上記第１、第２、第
３の入力ａ、ｂ、ｃが共にローレベルの第３の場
合又は上記第１、第４、第５の入力ａ、ｄ、ｅが
共にローレベルの第４の場合の少なくとも一方の
場合に出力がハイレベルとなり、上記第１〜第４
の場合以外の入力条件のときには出力は高インピ
ーダンス状態となる第１、第２の論理ゲート１
ａ，２ａと、第６、第７、第８の入力ｌ、ｍ、ｎ
を有した上記第６、第７の入力ｌ、ｍが共にハイ
レベルの第５の場合か又は上記第６、第８の入力
ｌ、ｍが共にハイレベルの第６の場合の少なくと
も一方の場合に出力がローレベルとなり、上記第
６、第７の入力ｌ、ｍが共にローレベルの第７の
場合は又は上記第６、第８の入力ｌ、ｍが共にロ
ーレベルの第８の場合の少なくとも一方の場合に
出力がハイレベルとなり、上記第５〜第８の場合
以外の入力条件のときには出力は高インピーダン
ス状態となる第３の論理ゲート３ａと、第９、第
10の入力ｇ、ｈを有し上記第９、第10の入力ｇ、
ｈが共にハイレベルの第９の場合に出力がローレ
ベルとなり、上記第９、第10の入力ｇ、ｈが共に
ローレベルの第10の場合に出力がハイレベルとな
り、上記第９、第10の場合以外の入力条件のとき
には出力は高インピーダンス状態となる第４の論
理ゲート４ａとを具備し、第１の入力信号（加算
数Ai）を上記第１の論理ゲート１ａの第２の入
力ｂと上記第２の論理ゲート２ａの第２の入力ｂ
とに入力し、上記第１の入力信号Aiの反転信号
を上記第１の論理ゲート１ａの第５の入力ｅと上
記第２の論理ゲート２ａの第４の入力ｄとに入力
し、第２の入力信号（被加算数Bi）を上記第１
の論理ゲート１ａの第４の入力ｄと上記第２の論
理ゲート２ａの第３の入力ｃとに入力し、上記第
２の入力信号Biの反転信号を上記第１の論理ゲ
ート１ａの第３の入力ｃと上記第２の論理ゲート
２ａの第５の入力ｅとに入力し、第３の入力信号
（桁上げ入力信号Ci）を上記第３の論理ゲート３
ａの第６の入力ｌに入力し、上記第１、第２の論
理ゲート１ａ，２ａの出力を共通接続して和出力
信号Siを得、上記第３、第４の論理ゲート３ａ，
４ａの出力を共通接続して桁上げ出力信号Cit1を
得て、上記第１の入力信号Aiを上記第３の論理
ゲート３ａの第７の入力ｍと上記第４の論理ゲー
ト４ａの第９の入力ｇとに、上記第２の入力信号
Biを上記第３の論理ゲート３ａの第８の入力ｎ
と上記第４の論理ゲート４ａの第10の入力ｈと
に、上記第３の入力信号Ciを上記第１の論理ゲー
ト１ａの第１の入力ａに、上記第３の入力信号Ci
の反転信号を上記第２の論理ゲート２ａの第１の
入力ａに、それぞれ入力するか、あるいは上記第
１の入力信号Aiの反転信号を上記第３の論理ゲ
ート３ｂの第８の入力ｎと上記第４の論理ゲート
４ｂの第９の入力ｇとに、上記第２の入力信号
Biの反転信号を上記第３の論理ゲート３ｂの第
７の入力ｍと上記第４の論理ゲート４ｂの第10の
入力ｈとに、上記第３の入力信号Ciを上記第２の
論理ゲート２ｂの第１の入力ａに、上記第３の入
力信号Ciの反転信号を上記第１の論理ゲート１ｂ
の第１の入力ａに、それぞれ入力するように構成
したことを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344683A JPS59139446A (ja) | 1983-01-28 | 1983-01-28 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344683A JPS59139446A (ja) | 1983-01-28 | 1983-01-28 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139446A JPS59139446A (ja) | 1984-08-10 |
| JPH0142431B2 true JPH0142431B2 (ja) | 1989-09-12 |
Family
ID=11833357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344683A Granted JPS59139446A (ja) | 1983-01-28 | 1983-01-28 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139446A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866658A (en) * | 1984-09-10 | 1989-09-12 | Raytheon Company | High speed full adder |
-
1983
- 1983-01-28 JP JP1344683A patent/JPS59139446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139446A (ja) | 1984-08-10 |
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