JPH0215088B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、デイジタル加算を行なう２入力加算
器に関し、特にビツト長の大きい入力データを高
速に加算することのできるものに関する。従つ
て、コンピユータ、アレイプロセツサ、デイジタ
ル信号処理装置など、高速数値演算を必要とする
あらゆる分野に利用できるものである。 従来例の構成とその問題点 第１図に２入力加算器の従来例を示す。これ
は、26ビツトの加数Ａ（A₂₅……A₀）と被加数Ｂ
（B₂₅……B₀）を加算して、和Ｓ（S₂₅……S₀）と
キヤリーC₂₆を出力するものである。ここでは、
第１図の回路がCMOS（相補型絶縁ゲート）トラ
ンジスタで構成され、集積回路上に実現されてい
るものとする。 １〜３はCMOSトランジスタ構成のEXOR（排
他的論理和）ゲート、４〜７は同構成のNAND
ゲート、８は同構成のインバータである。 S₀＝A₀B₀、C₁＝A₀B₀、S₁＝A₁B₁C₁、
C₂＝A₁B₁＋C₁（A₁B₁）と表わされるから、Ｈ
は半加算器、F₁は全加算器として動作する。F₂
〜F₂₅はF₁と全く同じものである。 さて、第１図の従来例の加算時間は、EXOR
ゲートをゲート２段分の伝搬遅延とみて、ゲート
５の２段分の伝搬遅延時間となる。一般に、ｎビ
ツト加算の場合、ゲート2n段分の加算時間が必
要になり、極めて都合が悪い。 発明の目的 本発明は、上記の如き、従来の加算器の遅い加
算速度を大幅に向上させて、極めて高速の２入力
加算器を提供するために成されたものである。 発明の構成 本発明は、加数と被加数を複数の区分に分割
し、分割された区分加数と区分被加数を、キヤリ
ー入力が“０”の場合と“１”の場合の２通りの
加算結果を区分加算器で同時に求め、１つ下位の
区分加算器から供給されてくる区分キヤリー入力
の値により、上記の２通りの結果から正しい区分
和を選択出力させると同時に正しい区分キヤリー
出力を１つ上位の区分加算器に供給すると共に、
１つ下位の区分加算器から供給される区分キヤリ
ー入力が到来する時刻に合わせて区分加算が丁度
完了（２通りのキヤリー出力を得る）するよう
に、各区分加算器の受け持つビツト長を設定する
ことによつて、ハードウエア（論理ゲート等）に
全く無駄が無く、かつ高速の２入力加算器を実現
しようとするものである。 実施例の説明 本発明の実施例を第２図に示す。同図は、26ビ
ツトの加数Ａ（A₂₅……A₀）と被加数Ｂ（B₂₅……
B₀）を加算して和Ｓ（S₂₅……S₀）とキヤリー出
力C₂₆を得る場合の実施例である。 加数Ａ、被加数Ｂは第２図に示す如く５つの区
分に分割され、Ｐ１〜Ｐ５の５個の区分加算器で
同時に加算される。 １０と２０と２１は４ビツト、３０と３１は５
ビツト、４０と４１は６ビツト、５０と５１は７
ビツトの加算器である。１０，２０，３０，４
０，５０の加算器は、キヤリー入力を“０”とし
て加算する加算器であり、２１，３１，４１，５
１の加算器は、キヤリー入力を“１”として加算
する加算器である。加算器２１の具体的実施例を
第３図に示す。同図６０，６１はCMOSトラン
ジスタ構成のEXOR（排他的論理和）ゲートであ
り、６２〜６４は同構成のNANDゲートである。 S¹ ₅＝A₅B₅C¹ ₅、C¹ ₆＝A₅B₅＋C¹ ₅（A₅B₅）と
表わされるからF₅は全加算器となり得る。Ｆ６
とＦ７はＦ５と全く同じものである。Ｆ４１中の
６５は同構成のEXNORゲート、６６は同様成の
NORゲート、６５は同構成のインバータである。 S¹ ₄＝_{4 4}＝A₄B₄１、C¹ ₅＝A₄＋B₄＝
A₄B₄＋１（A₄＋B₄）と表わされるから、Ｆ４１
はキヤリー入力を“１”とした場合の全加算器と
して動作し得る。 次に加算器２０の具体的実施例は、第３図のＦ
４１のかわりに第４図に示すＦ４０を置換した構
成のものである。ただし、当然のことながら、一
部信号名も次の様に置換する。C¹ ₅〜C¹ ₈→C⁰ ₅〜C⁰ ₈。
S¹ ₄〜S¹ ₇→S⁰ ₄〜S⁰ ₇。さて、Ｆ４０中の７０は
CMOSトランジスタ構成のEXORゲート、７１
は同構成のNANDゲート、７２は同様成のイン
バータである。 S⁰ ₄＝A₄B₄、C¹ ₅＝A₄B₄と表わされるから、Ｆ
４０は、半加算器、即ちキヤリー入力が“０”の
場合の全加算器として動作する。 第２図の加算器１０，２０は前述した加算器２
１と全く同じものであり、加算器３０，３１，４
０，４１，５０，５１はビツト数に応じて、第３
図の加算器２１を拡張したものである。 ２３，３３，４３，５３はデータ・セレクタで
あり、セレクト入力Ｓが“０”のとき入力Ａを、
Ｓが“１”のとき、入力Ｂをそれぞれ選択出力す
るもので、公知の回路で実現できるものである。 ２４，３４，４４，５４はCMOS構成のOR−
NANDゲートであり、２５，３５，４５，５５
は同構成のインバータである。 次に、第２図の実施例の動作について説明す
る。 加算器２０，３０，４０，５０の出力には、１
つ下位の区分加算器から供給される区分キヤリー
入力が“０”である場合の区分和S⁰ ₇〜S⁰ ₄、S⁰ ₁₂〜
S⁰ ₈、S⁰ ₁₈〜S⁰ ₁₃、S⁰ ₂₅〜S⁰ ₁₉と区分キヤリー出力C⁰ ₈、
C⁰ ₁₃、C⁰ ₁₉、C⁰ ₂₆がそれぞれ出力され、加算器２１，
３１，４１，５１の出力には、１つ下位の区分加
算器から供給される区分キヤリー入力が“１”で
ある場合の区分和S¹ ₇〜S¹ ₄、S¹ ₁₂〜S¹ ₈、S¹ ₁₈〜S¹ ₁₃、
S¹ ₂₅〜S¹ ₁₉と区分キヤリー出力C¹ ₈、C¹ ₁₃、C¹ ₁₉、C¹ ₂₆
がそれぞれ出力される。従つて、区分加算器Ｐ２
の区分キヤリー入力C₄（区分加算器Ｐ１の区分キ
ヤリー出力である）が、データセレクタ２３のセ
レクト入力に供給されているから、データ・セレ
クタ２３の出力に、区分加算器Ｐ２の区分和出力
としてS₇〜S₄が得られることになる。次に、区分
加算器Ｐ２の区分キヤリー出力C₈は、C¹ ₈とC⁰ ₈と
C₄とから決定され、次表の真理値表の如くなる。

【表】 表で注意する必要があるのは、C¹ ₈≧C⁰ ₈の関係
があるため、C¹ ₈＝“０”、C⁰ ₈＝“１”の場合が存在
しないことである。表から、C₈＝C¹ ₈（C⁰ ₈ ⁺C₄）が
得られる。従つて、インバータ２５の出力に区分
キヤリー出力C₈が得られることになる。すなわ
ち、OR−NANDゲート２４とインバータ２５で
区分加算器Ｐ２の区分キヤリー生成回路を構成し
ている。なお、区分キヤリー生成回路の論理式は
上記のものに限定されず、表に表われない組み合
わせを冗長項として使うことによつて、例えば、 C₈＝C₄C¹ ₈＋₄C⁰ ₈やC₈＝C₄C¹ ₈＋C⁰ ₈などが成立す
る。 さて、区分加算器Ｐ３〜Ｐ５は、上述したＰ２
と全く同様に動作する。区分加算器Ｐ５から最上
位のキヤリーC₂₆が出力される。和Ｓは、５つの
区分加算器Ｐ５〜Ｐ１の区分和出力に分割された
形で得られる。 次に、第２図実施例の加算時間について述べ
る。 加算時間は論理ゲートの段数で換算する。 EXORゲート、データ・セレクタはゲート２
段分とする。第３図に示す４ビツトの加算器で
は、和Ｓの各ビツトがゲート２段分の伝搬遅延時
間ごとに得られ、S¹ ₇とC¹ ₈がゲート８段分の時間
で出力される。 これを第２図の実施例に適用すると、各部信号
は第５図の如くなる。区分加算器Ｐ１の区分キヤ
リー出力C₄とC¹ ₈とC⁰ ₈が揃つてゲート８段分の時
間で、Ｐ２の区分キヤリー生成回路（２４と２
５）に到達し、ゲート２段後のゲート10段分の時
間でC₈が出力される。同時に、C₄で選択された
区分和S₇〜S₄が得られる。区分加算器Ｐ３はＰ２
より１ビツト多い５ビツト加算する。この１ビツ
トの差は区分キヤリー生成回路（２４と２５）の
ゲート段数、２段に一致する様に設定されてい
る。従つて、第５図に示す如く、C₈が出力され
た時点で丁度C¹ ₁₃とC⁰ ₁₃が出力され、全く無駄時間
なしで、C₁₃が生成される。さらに、C₈の出力時
点（ゲート10段目）で、丁度S¹ ₁₂とS⁰ ₁₂が出力さ
れ、これも無駄時間なしでデータ・セレクタ３３
で選択出力され、ゲート12段目でS₁₂〜S₈が揃つ
て得られる。以下、全く同様にして、S₁₈〜S₁₃が
ゲート14段目で、S₂₅〜S₁₉がゲート16段目でそれ
ぞれ得られる。第５図の矢印で示すように、C₄
とC¹ ₈とC⁰ ₈、C₈とC¹ ₁₃とC⁰ ₁₃、C₁₃とC¹ ₁₉とC⁰ ₁₉、C₁₉と
C¹ ₂₆とC⁰ ₂₆がそれぞれ同時に得られるように設定し
てあるので、キヤリー待ち等の無駄時間が全くな
い。最終的に、C₂₆を含めた和Ｓがゲート16段目
で得られる。 よく使用される24ビツト、32ビツトのデータの
場合、それぞれゲート16段、18段で加算できるか
ら、第１図の従来例の加算時間、ゲート48段、64
段に比較して、３倍から3.5倍の高速加算を実現
している。 なお、初段の区分加算器Ｐ１のビツト数をＮビ
ツトとするとＰ２，Ｐ３，Ｐ４，Ｐ５はそれぞれ
Ｎ、Ｎ＋１、Ｎ＋２、Ｎ＋３ビツトとなり、デー
タ長が長くなつても同様に増加させていけばよ
い。 データ長が26ビツトの場合、Ｎ＝３でゲート16
段、Ｎ＝５でゲート18段分の加算時間を必要とす
る。ハードウエアを少くする意味でＮは大きい方
が良いから、データ長が24〜32ビツト程度であれ
ば、第２図の実施例のようにＮ＝４に設定すると
効率が良い。 なお、第２図の実施例では、各種ゲートを
CMOSトランジスタ構成のゲートであると説明
したが、これに限定されることなく、TTL等ど
んな論理ゲートででも実現できることは言うまで
もない。 発明の効果 以上述べてきたように、本発明によれば、従来
の加算器の３倍以上の高速加算を実現する２入力
加算器を得ることができ、高速数値演算を必要と
する分野で極めて高い効果を発揮するものであ
る。

【図面の簡単な説明】

第１図は従来の２入力加算器の具体的回路図、
第２図は本発明の一実施例の加算器の具体的回路
図、第３図は第２図中の加算器２１の具体的実施
例を示す回路図、第４図は第２図中の加算器２０
の最下位ビツト加算部の具体例を示す回路図、第
５図は第２図実施例の各部信号の出力タイミング
を示す図である。 Ｐ１〜Ｐ５……区分加算器、１０，２０，２
１，３０，３１，４０，４１，５０，５１……加
算器、２３，３３，４３，５３……データ・セレ
クタ、２４と２５、３４と３５、４４と４５、５
４と５５……区分キヤリー生成回路。

Claims (1)

1. 【特許請求の範囲】 １ 加数と被加数を複数の区分に分割した区分加
   数と区分被加数を、キヤリー入力を０として加算
   する第１の加算器と、上記区分加数と上記区分被
   加数を、キヤリー入力を１として加算する第２の
   加算器と、上記第１の加算器または上記第２の加
   算器のいずれか一方の出力を、区分キヤリー入力
   に対応し区分和として選択出力するデータ・セレ
   クタと、上記第１の加算器のキヤリー出力と上記
   第２の加算器のキヤリー出力と上記区分キヤリー
   入力とから、区分キヤリー出力を生成する区分キ
   ヤリー生成回路とから成る区分加算器を複数個具
   備し、１つ下位の区分加算器の区分キヤリー出力
   を上記区分キヤリー入力として入力し、上記区分
   キヤリー出力を１つ上位の区分加算器の区分キヤ
   リー入力に供給し、上記第１、第２の加算器のキ
   ヤリー出力と上記１つ下位の区分加算器から供給
   される上記区分キヤリー入力とが、上記キヤリー
   生成回路の入力に、同じ時刻に到来するように上
   記第１、第２の加算器のビツト長を設定して、上
   記複数個の区分加算器から出力される複数の上記
   区分和を和出力として得るように構成したことを
   特徴とする２入力加算器。 ２ 第１、第２の加算器のビツト長をＮとしたと
   き、１つ上位の区分加算器のビツト長をＮ＋１と
   し、１つ下位の区分加算器のビツト長をＮ−１と
   したことを特徴とする特許請求の範囲第１項記載
   の２入力加算器。 ３ 複数の区分加算器のうち、最下位の区分加算
   器のビツト長を４ビツトとしたことを特徴とする
   特許請求の範囲第１項又は第２項記載の２入力加
   算器。