JP3487783B2 - 加算回路、それを利用した積分回路、及びそれを利用した同期確立回路 - Google Patents
加算回路、それを利用した積分回路、及びそれを利用した同期確立回路Info
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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Description
【０００１】
【発明の属する技術分野】本発明は、加算回路、それを
利用した積分回路、及びそれを利用した同期確立回路に
関し、特に、短時間で加算、積分或いは同期確立を行う
ことができる加算回路、それを利用した積分回路、及び
それを利用した同期確立回路に関する。
利用した積分回路、及びそれを利用した同期確立回路に
関し、特に、短時間で加算、積分或いは同期確立を行う
ことができる加算回路、それを利用した積分回路、及び
それを利用した同期確立回路に関する。
【０００２】
【従来の技術】デジタル携帯電話の通信方式として、よ
り増大する需用者数に対応するために、限られた周波数
により多くのチャネルを割り当てることができるCDMA
（Code Division Multiple Access）方式が提案されて
いる。CDMA方式は、送信データに対して複数ビットの拡
散コードをかけることで、一つの周波数に拡散コードの
種類分のチャネルを割り当てる。送信側と受信側との間
で共通の拡散コードを確定し、送信側が拡散コードを利
用して送信データを変調し、受信側が拡散コードを利用
して復調する。
り増大する需用者数に対応するために、限られた周波数
により多くのチャネルを割り当てることができるCDMA
（Code Division Multiple Access）方式が提案されて
いる。CDMA方式は、送信データに対して複数ビットの拡
散コードをかけることで、一つの周波数に拡散コードの
種類分のチャネルを割り当てる。送信側と受信側との間
で共通の拡散コードを確定し、送信側が拡散コードを利
用して送信データを変調し、受信側が拡散コードを利用
して復調する。
【０００３】その場合、受信側は、どのタイミングで拡
散コードが割り当てられているのかを検出する同期確立
を行う必要がある。一般的な同期確立は、マッチドフィ
ルタを利用して行われる。即ち、拡散コードにより拡散
されている受信信号を、拡散コードを利用して積分ダン
プを行うことにより、逆拡散を行い、積分値が所定のピ
ーク値をとる時のタイミングを同期したタイミングとし
て検出する。従って、マッチドフィルタでは、積分演算
を行う必要がある。
散コードが割り当てられているのかを検出する同期確立
を行う必要がある。一般的な同期確立は、マッチドフィ
ルタを利用して行われる。即ち、拡散コードにより拡散
されている受信信号を、拡散コードを利用して積分ダン
プを行うことにより、逆拡散を行い、積分値が所定のピ
ーク値をとる時のタイミングを同期したタイミングとし
て検出する。従って、マッチドフィルタでは、積分演算
を行う必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
積分回路は、加算回路の前段と後段にそれぞれ入力ビッ
トと出力ビットを一時的にラッチするフリップフロップ
を有し、所定のクロックに同期して、加算データを入力
し、積算データとの加算演算を行い、新たな積算データ
を後段のフリップフロップにラッチするという一連の加
算処理を繰り返す。即ち、基本的にクロックの周期で加
算演算を繰り返して積分演算を行う。従って、クロック
の周期は、それぞれの加算演算で最も遅い場合に合わせ
て設定されることが要求される。そのため、各加算演算
において、比較的早く加算演算が終了しても次の加算演
算を開始するためには、次のクロックまで待機すること
が必要になる。
積分回路は、加算回路の前段と後段にそれぞれ入力ビッ
トと出力ビットを一時的にラッチするフリップフロップ
を有し、所定のクロックに同期して、加算データを入力
し、積算データとの加算演算を行い、新たな積算データ
を後段のフリップフロップにラッチするという一連の加
算処理を繰り返す。即ち、基本的にクロックの周期で加
算演算を繰り返して積分演算を行う。従って、クロック
の周期は、それぞれの加算演算で最も遅い場合に合わせ
て設定されることが要求される。そのため、各加算演算
において、比較的早く加算演算が終了しても次の加算演
算を開始するためには、次のクロックまで待機すること
が必要になる。
【０００５】また、携帯電話において、上記の積分回路
を利用したマッチドフィルタを構成した場合、携帯電話
に特有の省電力化の要請から、動作クロックの周波数を
高くすることができない。従って、加算器の動作自体が
高速であっても、或いは、加算データと被加算データと
の組み合わせにより加算演算が短時間で終了する場合で
あっても、動作クロックの周波数が低いため、複数の加
算演算からなる積算演算時間を短くすることができな
い。
を利用したマッチドフィルタを構成した場合、携帯電話
に特有の省電力化の要請から、動作クロックの周波数を
高くすることができない。従って、加算器の動作自体が
高速であっても、或いは、加算データと被加算データと
の組み合わせにより加算演算が短時間で終了する場合で
あっても、動作クロックの周波数が低いため、複数の加
算演算からなる積算演算時間を短くすることができな
い。
【０００６】そこで、本発明の目的は、積分演算時間を
クロック速度に依存しないで短くすることができる積分
回路を提供することにある。
クロック速度に依存しないで短くすることができる積分
回路を提供することにある。
【０００７】更に、本発明の目的は、クロック周期に依
存せずにより短い時間で同期確立を行うことができる同
期確立回路を提供することにある。
存せずにより短い時間で同期確立を行うことができる同
期確立回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は複数ビットの加算データと被加算データ
が供給され、両データの加算演算を行う加算回路におい
て、前記加算データと被加算データとを所定数ビット単
位で加算し、前記所定数ビットの加算結果とキャリアウ
トを出力する複数の加算ブロックを有し、前記加算ブロ
ックは、下位からのキャリアウトと前記加算データと被
加算データの組み合わせに従って当該加算ブロックのキ
ャリアウトが発生する場合は、当該キャリアウトに応答
し、前記組み合わせに従って当該加算ブロックのキャリ
アウトが発生しない場合は、当該キャリアウトに応答せ
ずに、当該加算ブロックの加算演算が終了したことを示
すブロック加算終了信号を生成することを特徴とする。
めに、本発明は複数ビットの加算データと被加算データ
が供給され、両データの加算演算を行う加算回路におい
て、前記加算データと被加算データとを所定数ビット単
位で加算し、前記所定数ビットの加算結果とキャリアウ
トを出力する複数の加算ブロックを有し、前記加算ブロ
ックは、下位からのキャリアウトと前記加算データと被
加算データの組み合わせに従って当該加算ブロックのキ
ャリアウトが発生する場合は、当該キャリアウトに応答
し、前記組み合わせに従って当該加算ブロックのキャリ
アウトが発生しない場合は、当該キャリアウトに応答せ
ずに、当該加算ブロックの加算演算が終了したことを示
すブロック加算終了信号を生成することを特徴とする。
【０００９】更に、上記の発明において、前記複数の加
算ブロックからのブロック加算終了信号を供給され、全
ての前記ブロック加算終了信号が加算終了を示すタイミ
ングに応答して、加算回路の加算終了信号を生成するこ
とを特徴とする。
算ブロックからのブロック加算終了信号を供給され、全
ての前記ブロック加算終了信号が加算終了を示すタイミ
ングに応答して、加算回路の加算終了信号を生成するこ
とを特徴とする。
【００１０】更に、上記の発明において、前記複数の加
算ブロックのうち、最上位の加算ブロックからのブロッ
ク加算終了信号に応答して、加算回路の加算終了信号を
生成することを特徴とする。
算ブロックのうち、最上位の加算ブロックからのブロッ
ク加算終了信号に応答して、加算回路の加算終了信号を
生成することを特徴とする。
【００１１】上記の加算回路によれば、各加算ブロック
から演算が終了したことを知らせるブロック加算終了信
号が生成されるので、加算データと被加算データの組み
合わせに応じて異なる加算演算が終了するタイミングを
知ることができる。
から演算が終了したことを知らせるブロック加算終了信
号が生成されるので、加算データと被加算データの組み
合わせに応じて異なる加算演算が終了するタイミングを
知ることができる。
【００１２】更に、上記の目的を達成するために、本発
明の積分回路は、上記の加算回路と、前記加算データを
記録する加算データ入力バッファと、前記加算結果を記
録し、前記被加算データを出力する加算結果バッファと
を有し、前記加算データ入力バッファと前記加算結果バ
ッファとは、前記加算終了信号に応答して、前記複数の
加算ブロックに前記加算データ及び被加算データを供給
することを特徴とする。
明の積分回路は、上記の加算回路と、前記加算データを
記録する加算データ入力バッファと、前記加算結果を記
録し、前記被加算データを出力する加算結果バッファと
を有し、前記加算データ入力バッファと前記加算結果バ
ッファとは、前記加算終了信号に応答して、前記複数の
加算ブロックに前記加算データ及び被加算データを供給
することを特徴とする。
【００１３】本発明の積分回路によれば、複数回数の加
算演算を自走して行うので、積分演算に要する時間を短
くすることができる。
算演算を自走して行うので、積分演算に要する時間を短
くすることができる。
【００１４】更に、上記の目的を達成するために、本発
明は、上記の積分回路を有し、コード拡散された受信信
号に対して拡散コードとの同期を検出する同期確立回路
において、複数ビットの前記受信信号をそれぞれ遅延さ
せる複数の遅延回路と、前記複数の遅延回路の出力と複
数ビットの前記拡散コードとをそれぞれ乗算する複数の
乗算回路とを有し、前記乗算回路の出力を前記積分回路
により積算し、当該積算結果によって前記同期を検出す
ることを特徴とする。
明は、上記の積分回路を有し、コード拡散された受信信
号に対して拡散コードとの同期を検出する同期確立回路
において、複数ビットの前記受信信号をそれぞれ遅延さ
せる複数の遅延回路と、前記複数の遅延回路の出力と複
数ビットの前記拡散コードとをそれぞれ乗算する複数の
乗算回路とを有し、前記乗算回路の出力を前記積分回路
により積算し、当該積算結果によって前記同期を検出す
ることを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１６】図１は、本実施の形態例における同期確立
回路の構成を示す図である。コード拡散方式で変調され
た送信信号は、送信データに対して複数ビットの拡散コ
ードを乗算して生成される。かかる送信信号を受信した
受信側では、復調の為に、受信信号と拡散コードとの同
期を検出する必要がある。図１に示した同期確立回路
は、かかる同期を検出するための回路であり、受信側、
例えば携帯電話、の電源をオンした直後や、隣接するセ
ル領域に移動した時に、同期検出が行われる。
回路の構成を示す図である。コード拡散方式で変調され
た送信信号は、送信データに対して複数ビットの拡散コ
ードを乗算して生成される。かかる送信信号を受信した
受信側では、復調の為に、受信信号と拡散コードとの同
期を検出する必要がある。図１に示した同期確立回路
は、かかる同期を検出するための回路であり、受信側、
例えば携帯電話、の電源をオンした直後や、隣接するセ
ル領域に移動した時に、同期検出が行われる。
【００１７】同期確立回路は、複数ビットの受信信号Ｒ
をそれぞれ遅延させる複数の遅延回路１〜１５と、複数
の遅延回路の出力R0〜R15と複数ビットの拡散コードC0
〜C15とをそれぞれ乗算する複数の乗算回路２０〜３５
とを有する。ここでは、拡散コードは１６ビットで構成
されているとする。そして、乗算回路の出力M0〜M15を
積分回路４０により積算し、積算結果が所定のピーク値
を越える値になる場合に、同期検出信号３６が出力され
る。
をそれぞれ遅延させる複数の遅延回路１〜１５と、複数
の遅延回路の出力R0〜R15と複数ビットの拡散コードC0
〜C15とをそれぞれ乗算する複数の乗算回路２０〜３５
とを有する。ここでは、拡散コードは１６ビットで構成
されているとする。そして、乗算回路の出力M0〜M15を
積分回路４０により積算し、積算結果が所定のピーク値
を越える値になる場合に、同期検出信号３６が出力され
る。
【００１８】図２は、本実施の形態例における積分回路
の全体構成を示す図である。積分回路４０は、加算器４
２と、それに加算データを供給する入力バッファ４４
と、加算器４２の加算結果Ｓ４２をラッチし、その加算
結果を被加算データＳ４６として加算器４２に供給する
出力バッファ４６とを有する。入力バッファ４４は、例
えば１６個の加算データＭ０〜Ｍ１５をパルス信号Ｐ１
に応答して順番にマルチプレクスするマルチプレクサ
か、或いは加算データＭ０〜Ｍ１５を蓄積してパルス信
号Ｐ１に応答して順番に出力するＦＩＦＯバッファで構
成される。また、出力バッファ４６は、パルス信号Ｐ１
に応答して加算結果Ｓ４２をラッチし、被加算データＳ
４６として加算回路４２に供給するフリップフロップで
構成される。
の全体構成を示す図である。積分回路４０は、加算器４
２と、それに加算データを供給する入力バッファ４４
と、加算器４２の加算結果Ｓ４２をラッチし、その加算
結果を被加算データＳ４６として加算器４２に供給する
出力バッファ４６とを有する。入力バッファ４４は、例
えば１６個の加算データＭ０〜Ｍ１５をパルス信号Ｐ１
に応答して順番にマルチプレクスするマルチプレクサ
か、或いは加算データＭ０〜Ｍ１５を蓄積してパルス信
号Ｐ１に応答して順番に出力するＦＩＦＯバッファで構
成される。また、出力バッファ４６は、パルス信号Ｐ１
に応答して加算結果Ｓ４２をラッチし、被加算データＳ
４６として加算回路４２に供給するフリップフロップで
構成される。
【００１９】積分回路４０は、更に、積分演算の開始と
終了を制御する制御部４８を有する。制御部４８は、演
算起動信号Ｓ１に応答して、積分演算活性化信号Ｓ４を
活性状態にし、各ステージの加算演算が終了するたびに
生成されるパルス信号Ｐ１をカウントして加算演算回数
を監視し、演算回数データＳ２の回数に対応する加算演
算が行われると、積分演算活性化信号Ｓ４を非活性化し
て、演算終了ステータス信号Ｓ３を出力する。
終了を制御する制御部４８を有する。制御部４８は、演
算起動信号Ｓ１に応答して、積分演算活性化信号Ｓ４を
活性状態にし、各ステージの加算演算が終了するたびに
生成されるパルス信号Ｐ１をカウントして加算演算回数
を監視し、演算回数データＳ２の回数に対応する加算演
算が行われると、積分演算活性化信号Ｓ４を非活性化し
て、演算終了ステータス信号Ｓ３を出力する。
【００２０】図２の例では、加算データＳ４４は下位８
ビットが有効ビットであり上位８ビットが全て０の１６
ビットのデジタル信号であり、加算結果データＳ４２は
１６ビットのデジタル信号である。また、被加算データ
Ｓ４６は、加算結果データＳ４２の下位１６ビットのデ
ジタル信号である。下位８ビットが有効ビットである加
算データＳ４４を複数回加算することにより、出力Ｓ４
２が１６ビットの積分出力として出力される。
ビットが有効ビットであり上位８ビットが全て０の１６
ビットのデジタル信号であり、加算結果データＳ４２は
１６ビットのデジタル信号である。また、被加算データ
Ｓ４６は、加算結果データＳ４２の下位１６ビットのデ
ジタル信号である。下位８ビットが有効ビットである加
算データＳ４４を複数回加算することにより、出力Ｓ４
２が１６ビットの積分出力として出力される。
【００２１】パルス信号Ｐ１は、加算器内の加算演算が
終了するタイミングに応答して生成され、次のステージ
の加算演算を行うタイミングパルスとなる。このパルス
信号Ｐ１については、後に詳述する。
終了するタイミングに応答して生成され、次のステージ
の加算演算を行うタイミングパルスとなる。このパルス
信号Ｐ１については、後に詳述する。
【００２２】図３は、本実施の形態例における積分回路
の詳細図である。この例では、入力バッファ４４として
入力データM0〜M15を順番に格納して、格納順に出力す
る入力データFIFO（First In First Out）が使用され
る。１６ビットの加算回路４２は、４ビット単位で加算
演算を行う加算ブロック４２１〜４２４で構成される。
加算ブロック４２１は、最下位４ビットの加算データA0
〜A3と最下位４ビットの非加算データB0〜B3とを加算
し、４ビットの加算結果データS0〜S3と、桁上げに対応
するキャリアウトCO1を生成する。また、加算ブロック
４２１は、更に、加算ブロック内の演算が終了したこと
を示すブロック加算終了信号ED1を出力する。ブロック
加算終了信号ED1については、後に詳述する。
の詳細図である。この例では、入力バッファ４４として
入力データM0〜M15を順番に格納して、格納順に出力す
る入力データFIFO（First In First Out）が使用され
る。１６ビットの加算回路４２は、４ビット単位で加算
演算を行う加算ブロック４２１〜４２４で構成される。
加算ブロック４２１は、最下位４ビットの加算データA0
〜A3と最下位４ビットの非加算データB0〜B3とを加算
し、４ビットの加算結果データS0〜S3と、桁上げに対応
するキャリアウトCO1を生成する。また、加算ブロック
４２１は、更に、加算ブロック内の演算が終了したこと
を示すブロック加算終了信号ED1を出力する。ブロック
加算終了信号ED1については、後に詳述する。
【００２３】同様に、加算ブロック４２２は、次の４ビ
ットの加算データA4〜A7と被加算データB4〜Ｂ７とを加
算し、４ビットの加算結果データS4〜S7と、キャリアウ
トCO2とを生成し、また、ブロック加算終了信号ED2を出
力する。加算ブロック４２２には、下位の加算ブロック
４２１からのブロック加算終了信号ED1とキャリアウトC
O1とが入力される。加算ブロック４２３，４２４も同様
の構成であり、それぞれ加算結果データS8〜S11とS12〜
S15と、キャリアウトCO3、CO4と、ブロック加算終了信
号ED3，ED4を出力する。
ットの加算データA4〜A7と被加算データB4〜Ｂ７とを加
算し、４ビットの加算結果データS4〜S7と、キャリアウ
トCO2とを生成し、また、ブロック加算終了信号ED2を出
力する。加算ブロック４２２には、下位の加算ブロック
４２１からのブロック加算終了信号ED1とキャリアウトC
O1とが入力される。加算ブロック４２３，４２４も同様
の構成であり、それぞれ加算結果データS8〜S11とS12〜
S15と、キャリアウトCO3、CO4と、ブロック加算終了信
号ED3，ED4を出力する。
【００２４】上記のブロック加算終了信号ED1〜ED4は、
論理積回路５０に入力され、全てのブロック加算終了信
号が加算終了に対応するＨレベルになると、加算終了告
知信号S50が出力される。パルス生成回路５２は、高速
のサンプリングクロックSPにより加算終了告知信号S50
を監視し、その信号Ｓ50がＨレベルに変化したことを検
出すると、パルス信号Ｐ１を出力する。このパルス信号
Ｐ１に応答して、前述した通り出力ラッチ回路４６は加
算結果データS0〜S15をラッチし、次のステージの被加
算データS46を加算回路内の加算ブロック４２１〜４２
４に供給する。また、入力データFIFO４４は、パルス信
号Ｐ１に応答して、格納された加算データをシフトし、
次のステージの加算データS44（A0〜A15）を４つの加算
ブロック４２１〜４２４に供給する。
論理積回路５０に入力され、全てのブロック加算終了信
号が加算終了に対応するＨレベルになると、加算終了告
知信号S50が出力される。パルス生成回路５２は、高速
のサンプリングクロックSPにより加算終了告知信号S50
を監視し、その信号Ｓ50がＨレベルに変化したことを検
出すると、パルス信号Ｐ１を出力する。このパルス信号
Ｐ１に応答して、前述した通り出力ラッチ回路４６は加
算結果データS0〜S15をラッチし、次のステージの被加
算データS46を加算回路内の加算ブロック４２１〜４２
４に供給する。また、入力データFIFO４４は、パルス信
号Ｐ１に応答して、格納された加算データをシフトし、
次のステージの加算データS44（A0〜A15）を４つの加算
ブロック４２１〜４２４に供給する。
【００２５】制御部４８は、演算起動信号（図２中Ｓ
１）と演算回数データ（図２中Ｓ２）とを格納する演算
起動レジスタ５４及び演算回数レジスタ５６に接続され
る。演算起動レジスタ５４には、例えば演算開始時にＨ
レベルが書き込まれる。これらのレジスタ５４，５６に
設定されたデータにより、制御部４８は演算起動と演算
回数とを制御し、演算終了を検出する。制御部４８内に
は、演算ステータスレジスタ５８が設けられ、演算回数
レジスタ５６に書き込まれた演算回数（本件の例では１
６回）だけの加算演算が行われると、演算終了ステータ
スデータが書き込まれ、演算終了ステータス信号４８が
出力される。演算の終了は、各ステージの演算が終了す
る度に生成されるパルス信号Ｐ１をカウントすることに
より検出できる。
１）と演算回数データ（図２中Ｓ２）とを格納する演算
起動レジスタ５４及び演算回数レジスタ５６に接続され
る。演算起動レジスタ５４には、例えば演算開始時にＨ
レベルが書き込まれる。これらのレジスタ５４，５６に
設定されたデータにより、制御部４８は演算起動と演算
回数とを制御し、演算終了を検出する。制御部４８内に
は、演算ステータスレジスタ５８が設けられ、演算回数
レジスタ５６に書き込まれた演算回数（本件の例では１
６回）だけの加算演算が行われると、演算終了ステータ
スデータが書き込まれ、演算終了ステータス信号４８が
出力される。演算の終了は、各ステージの演算が終了す
る度に生成されるパルス信号Ｐ１をカウントすることに
より検出できる。
【００２６】或いは、演算起動レジスタ５４の代わり
に、演算起動信号Ｓ１を制御部４８に与えても良い。そ
の場合は、演算起動信号Ｓ１がＨレベルになると積分演
算を開始し、設定された回数の加算演算が行われると、
上記の同様に演算終了ステータス信号Ｓ３が生成され
る。
に、演算起動信号Ｓ１を制御部４８に与えても良い。そ
の場合は、演算起動信号Ｓ１がＨレベルになると積分演
算を開始し、設定された回数の加算演算が行われると、
上記の同様に演算終了ステータス信号Ｓ３が生成され
る。
【００２７】図４は、加算ブロックを示す図である。図
３の積分回路内の加算回路を構成する４つの加算ブロッ
クは、全て同じ構成である。図４には、代表して最下位
の加算ブロック４２１に対応する引用番号が与えられ
る。４ビットフルアダーで構成される加算ブロックは、
４つの１ビット加算器421A〜421Dで構成される。図４中
には、最下位の１ビット加算器421Aの回路構成が示され
る。この１ビット加算回路421Aは、加算ビットA0と被加
算ビットB0の排他的論理和回路（EOR）６０と、その出
力と下位の加算ブロックから供給されるキャリインCIと
の排他的論理和回路(EOR)６２と、回路６０の出力とキ
ャリインCIとの反転論理積回路(NAND)６４と、加算ビッ
トA0と被加算ビットB0との反転論理積回路（NAND）６６
と、回路６４よ６６の反転論理積回路(NAND)６８とを有
する。これらの論理回路により、加算結果データS0とキ
ャリ（桁上げ）CA0とが出力される。
３の積分回路内の加算回路を構成する４つの加算ブロッ
クは、全て同じ構成である。図４には、代表して最下位
の加算ブロック４２１に対応する引用番号が与えられ
る。４ビットフルアダーで構成される加算ブロックは、
４つの１ビット加算器421A〜421Dで構成される。図４中
には、最下位の１ビット加算器421Aの回路構成が示され
る。この１ビット加算回路421Aは、加算ビットA0と被加
算ビットB0の排他的論理和回路（EOR）６０と、その出
力と下位の加算ブロックから供給されるキャリインCIと
の排他的論理和回路(EOR)６２と、回路６０の出力とキ
ャリインCIとの反転論理積回路(NAND)６４と、加算ビッ
トA0と被加算ビットB0との反転論理積回路（NAND）６６
と、回路６４よ６６の反転論理積回路(NAND)６８とを有
する。これらの論理回路により、加算結果データS0とキ
ャリ（桁上げ）CA0とが出力される。
【００２８】１ビット加算器の論理は一般に知られてい
るが、念のために、図５にその審理値表を示す。図示さ
れる通り、入力ビットA0、B0、CIのうち、１つのビット
のみが１の場合は、加算結果データS0が１になり、２つ
のビットが１の場合は、キャリCAが１になり、３つのビ
ットが１の場合は加算結果データS0及びキャリCAが共に
１になる。
るが、念のために、図５にその審理値表を示す。図示さ
れる通り、入力ビットA0、B0、CIのうち、１つのビット
のみが１の場合は、加算結果データS0が１になり、２つ
のビットが１の場合は、キャリCAが１になり、３つのビ
ットが１の場合は加算結果データS0及びキャリCAが共に
１になる。
【００２９】残りの１ビット加算器421B、421C、421Dも
同様の論理回路で構成され、最上位の１ビット加算器42
1Dからのキャリ信号は、加算ブロックのキャリアウトCO
1となる。
同様の論理回路で構成され、最上位の１ビット加算器42
1Dからのキャリ信号は、加算ブロックのキャリアウトCO
1となる。
【００３０】加算ブロック４２１は、更に、ブロック加
算終了信号EDnを生成する生成部421Eを有する。ブロッ
ク加算終了信号生成部421Eは、加算ブロック４２１に供
給される４ビットの加算データＡ[3：0]と被加算データ
Ｂ[3：0]と、下位の加算ブロックから供給されるキャリ
インCI（下位の加算ブロックではキャリアウトCO）と、
下位のブロック加算終了信号EDn-1とを入力する。
算終了信号EDnを生成する生成部421Eを有する。ブロッ
ク加算終了信号生成部421Eは、加算ブロック４２１に供
給される４ビットの加算データＡ[3：0]と被加算データ
Ｂ[3：0]と、下位の加算ブロックから供給されるキャリ
インCI（下位の加算ブロックではキャリアウトCO）と、
下位のブロック加算終了信号EDn-1とを入力する。
【００３１】図４に示される通り、加算ブロックにおけ
る加算演算が終了するためには、最下位の１ビット加算
器421Aからキャリ信号CA0が生成され、それに応答し
て、次の１ビット加算器421Bからのキャリ信号CA1が生
成され、それに応答して次のキャリ信号CA2が生成さ
れ、更にそれに応答してキャリアウト信号CO1が生成さ
れることが必要である。即ち、最下位の１ビット加算器
421Aから４ビット目の１ビット加算器421Dまでの論理演
算が全て終了するまでは、その加算ブロックにおける加
算演算が終了することはできない。
る加算演算が終了するためには、最下位の１ビット加算
器421Aからキャリ信号CA0が生成され、それに応答し
て、次の１ビット加算器421Bからのキャリ信号CA1が生
成され、それに応答して次のキャリ信号CA2が生成さ
れ、更にそれに応答してキャリアウト信号CO1が生成さ
れることが必要である。即ち、最下位の１ビット加算器
421Aから４ビット目の１ビット加算器421Dまでの論理演
算が全て終了するまでは、その加算ブロックにおける加
算演算が終了することはできない。
【００３２】加算回路では、最下位の加算ブロック４２
１からのキャリアウト信号CO1をキャリイン信号CIとし
て入力し、次の加算ブロック４２２の演算が行われる。
下位からのキャリイン信号CIが確定しないと、その加算
ブロックでの演算を行うことができない。同様に、次の
加算ブロック４２３，４２４においても、下位からのキ
ャリイン信号CIが確定しないとその加算ブロックでの演
算を行うことができない。
１からのキャリアウト信号CO1をキャリイン信号CIとし
て入力し、次の加算ブロック４２２の演算が行われる。
下位からのキャリイン信号CIが確定しないと、その加算
ブロックでの演算を行うことができない。同様に、次の
加算ブロック４２３，４２４においても、下位からのキ
ャリイン信号CIが確定しないとその加算ブロックでの演
算を行うことができない。
【００３３】以上の様に、加算回路の演算の終了は、最
悪の場合、最下位ビットからキャリが発生し、全てのビ
ットでキャリが発生し、最上位のビットにキャリが発生
する場合である。従って、従来の加算回路では、最上位
のビットのキャリが発生するまでの最長のタイミングを
予め定めて、そのタイミングで、加算結果データを出力
バッファ４６でラッチしていた。また、従来の積分回路
では、上記の最長のタイミングで、出力バッファ４６と
入力バッファ４４にラッチ用或いはシフト用のパルス信
号Ｐ１が与えられている。その結果、加算データと被加
算データの組み合わせによっては、それぞれの加算ブロ
ックでキャリアウトが発生しない場合でも、上記の最長
のタイミングで複数回の加算演算が行われる。
悪の場合、最下位ビットからキャリが発生し、全てのビ
ットでキャリが発生し、最上位のビットにキャリが発生
する場合である。従って、従来の加算回路では、最上位
のビットのキャリが発生するまでの最長のタイミングを
予め定めて、そのタイミングで、加算結果データを出力
バッファ４６でラッチしていた。また、従来の積分回路
では、上記の最長のタイミングで、出力バッファ４６と
入力バッファ４４にラッチ用或いはシフト用のパルス信
号Ｐ１が与えられている。その結果、加算データと被加
算データの組み合わせによっては、それぞれの加算ブロ
ックでキャリアウトが発生しない場合でも、上記の最長
のタイミングで複数回の加算演算が行われる。
【００３４】図４に示された加算ブロックにおいて、ブ
ロック加算終了信号生成部421Eは、４ビットの加算デー
タＡ[3：0]と被加算データＢ[3：0]、及び下位の加算ブ
ロックからのキャリイン信号CIから、当該加算ブロック
でのキャリアウト信号CO１が発生するか否かの判断を行
う。そして、キャリアウト信号CO1が発生しない場合で
あって、且つ下位の加算ブロックからのブロック加算終
了信号EDn-1が終了状態であれば、ブロック加算終了信
号EDnが生成される。又は、キャリアウト信号CO1が発生
する場合は、当該加算ブロックのキャリアウト信号CO1
が実際に生成されるタイミングで、且つ下位の加算ブロ
ックからのブロック加算終了信号EDn-1が終了状態であ
れば、ブロック加算終了信号EDnが生成される。
ロック加算終了信号生成部421Eは、４ビットの加算デー
タＡ[3：0]と被加算データＢ[3：0]、及び下位の加算ブ
ロックからのキャリイン信号CIから、当該加算ブロック
でのキャリアウト信号CO１が発生するか否かの判断を行
う。そして、キャリアウト信号CO1が発生しない場合で
あって、且つ下位の加算ブロックからのブロック加算終
了信号EDn-1が終了状態であれば、ブロック加算終了信
号EDnが生成される。又は、キャリアウト信号CO1が発生
する場合は、当該加算ブロックのキャリアウト信号CO1
が実際に生成されるタイミングで、且つ下位の加算ブロ
ックからのブロック加算終了信号EDn-1が終了状態であ
れば、ブロック加算終了信号EDnが生成される。
【００３５】上記の通り、加算ブロックにおいてキャリ
アウト信号CO1が発生しないことを４つの１ビット加算
器421A〜421Dからのキャリ信号の積み上げで検出するの
ではなくて、ブロック加算終了信号生成部421Eで短時間
に判断し、加算ブロックでのブロック加算終了信号EDｎ
を生成する。
アウト信号CO1が発生しないことを４つの１ビット加算
器421A〜421Dからのキャリ信号の積み上げで検出するの
ではなくて、ブロック加算終了信号生成部421Eで短時間
に判断し、加算ブロックでのブロック加算終了信号EDｎ
を生成する。
【００３６】図６は、ブロック加算終了信号生成部の回
路を示す図である。この回路は、４ビットの加算データ
Ａ[3：0]、被加算データＢ[3：0]、及び下位の加算ブロ
ックからのキャリイン信号CIが供給され、キャリアウト
が発生するか否かを検出する桁上げ検出デコーダ７０
と、論理和回路７４及び論理積回路７２、７６を有す
る。最下位の加算ブロックの場合は、下位からのキャリ
イン信号CIは０に設定され、また、下位からのブロック
加算終了信号EDn-1は１に設定される。
路を示す図である。この回路は、４ビットの加算データ
Ａ[3：0]、被加算データＢ[3：0]、及び下位の加算ブロ
ックからのキャリイン信号CIが供給され、キャリアウト
が発生するか否かを検出する桁上げ検出デコーダ７０
と、論理和回路７４及び論理積回路７２、７６を有す
る。最下位の加算ブロックの場合は、下位からのキャリ
イン信号CIは０に設定され、また、下位からのブロック
加算終了信号EDn-1は１に設定される。
【００３７】図７及び８は、図６内の桁上げ検出デコー
ダ７０のデコード論理を説明するための図である。これ
らの図には、４ビットの加算データＡと被加算データＢ
の全ての組み合わせが示される。例えば、最上行には、
被加算データＢ＝0000に対する１６種類の加算データＡ
が示される。次の行には、被加算データＢ＝0001に対す
る１６種類の加算データＡが示される。即ち、行方向に
は加算データＡが変化し、列方向には被加算データＢが
変化する表である。そして、それぞれの表の右下の組み
合わせ８０及び８２が、その加算ブロックでの桁上げが
発生する組み合わせに該当する。
ダ７０のデコード論理を説明するための図である。これ
らの図には、４ビットの加算データＡと被加算データＢ
の全ての組み合わせが示される。例えば、最上行には、
被加算データＢ＝0000に対する１６種類の加算データＡ
が示される。次の行には、被加算データＢ＝0001に対す
る１６種類の加算データＡが示される。即ち、行方向に
は加算データＡが変化し、列方向には被加算データＢが
変化する表である。そして、それぞれの表の右下の組み
合わせ８０及び８２が、その加算ブロックでの桁上げが
発生する組み合わせに該当する。
【００３８】図７は、下位からのキャリインCIが０の場
合であり、図８は、下位からのキャリインCIが１の場合
である。従って、図８の組み合わせ８２のほうが図７の
組み合わせ８０よりも１６組だけ多くなっている。
合であり、図８は、下位からのキャリインCIが１の場合
である。従って、図８の組み合わせ８２のほうが図７の
組み合わせ８０よりも１６組だけ多くなっている。
【００３９】図６に戻り、桁上げ検出デコーダ７０は、
図７及び図８の表に示した組み合わせ８０，８２の時
に、桁上げ（キャリアウト）が発生することを示す信号
Ｓ７０をＨレベルにする。また、桁上げ検出デコーダ７
０は、上記組み合わせ以外の場合に、桁上げが発生しな
いことを示す信号Ｓ７１をＨレベルにする。桁上げ検出
デコーダ７０の回路構成は、通常のデコーダ構成と同じ
であり、９ビットの入力の組み合わせから、桁上げ有り
の信号Ｓ７０或いは桁上げなしの信号Ｓ７１をＨレベル
にする。
図７及び図８の表に示した組み合わせ８０，８２の時
に、桁上げ（キャリアウト）が発生することを示す信号
Ｓ７０をＨレベルにする。また、桁上げ検出デコーダ７
０は、上記組み合わせ以外の場合に、桁上げが発生しな
いことを示す信号Ｓ７１をＨレベルにする。桁上げ検出
デコーダ７０の回路構成は、通常のデコーダ構成と同じ
であり、９ビットの入力の組み合わせから、桁上げ有り
の信号Ｓ７０或いは桁上げなしの信号Ｓ７１をＨレベル
にする。
【００４０】図６の回路構成から明らかな通り、桁上げ
なしの信号Ｓ７１がＨレベルになると、その加算ブロッ
クでのキャリアウト信号CO1にかかわらず、ＮＯＲ回路
７４の出力Ｓ７４がＨレベルになる。そして、下位から
のブロック加算終了信号EDn-1がＨレベルになると、Ａ
ＮＤ回路７６によりブロック加算終了信号EDｎがＨレベ
ルになる。この場合は、実際の加算演算の終了を待たず
に、ブロック加算終了信号EDｎが生成される。
なしの信号Ｓ７１がＨレベルになると、その加算ブロッ
クでのキャリアウト信号CO1にかかわらず、ＮＯＲ回路
７４の出力Ｓ７４がＨレベルになる。そして、下位から
のブロック加算終了信号EDn-1がＨレベルになると、Ａ
ＮＤ回路７６によりブロック加算終了信号EDｎがＨレベ
ルになる。この場合は、実際の加算演算の終了を待たず
に、ブロック加算終了信号EDｎが生成される。
【００４１】一方、桁上げ有りの信号Ｓ７０がＨレベル
になると、その加算ブロックでのキャリアウト信号CO1
がＨレベルになるのに応答して、ＡＮＤ回路７２の出力
Ｓ７２がＨレベルになり、以下同様の論理でブロック加
算終了信号EDｎがＨレベルになる。この場合は、実際の
加算演算の終了と同じタイミングでブロック加算終了信
号EDｎが生成される。
になると、その加算ブロックでのキャリアウト信号CO1
がＨレベルになるのに応答して、ＡＮＤ回路７２の出力
Ｓ７２がＨレベルになり、以下同様の論理でブロック加
算終了信号EDｎがＨレベルになる。この場合は、実際の
加算演算の終了と同じタイミングでブロック加算終了信
号EDｎが生成される。
【００４２】図３に戻り、仮に加算ブロック４２１，４
２２，４２３，４２４で全てキャリアウト信号ＣＯ１，
ＣＯ２，ＣＯ３，ＣＯ４が発生しない場合を考えると、
各加算ブロックでの加算演算が終了していれば、加算回
路での加算演算が終了していることになるので、本実施
の形態例のブロック加算終了信号EDを利用することによ
り、加算回路全体の演算終了までの時間は、１つの加算
ブロックでの演算終了までの時間と同程度に短くするこ
とができる。一方、加算ブロック全てでキャリアウト信
号が発生する場合は、１６段の１ビット加算器のシリア
ル動作が終了するまでは、加算回路全体の演算は終了し
ない。従って、従来の最長演算時間に合わせた演算クロ
ックで積分演算をする場合に比較して、本実施の形態例
においては積分演算の時間を短縮することができる。
２２，４２３，４２４で全てキャリアウト信号ＣＯ１，
ＣＯ２，ＣＯ３，ＣＯ４が発生しない場合を考えると、
各加算ブロックでの加算演算が終了していれば、加算回
路での加算演算が終了していることになるので、本実施
の形態例のブロック加算終了信号EDを利用することによ
り、加算回路全体の演算終了までの時間は、１つの加算
ブロックでの演算終了までの時間と同程度に短くするこ
とができる。一方、加算ブロック全てでキャリアウト信
号が発生する場合は、１６段の１ビット加算器のシリア
ル動作が終了するまでは、加算回路全体の演算は終了し
ない。従って、従来の最長演算時間に合わせた演算クロ
ックで積分演算をする場合に比較して、本実施の形態例
においては積分演算の時間を短縮することができる。
【００４３】図９は、従来の演算時間と本実施の形態例
での演算時間とを比較するタイミングチャート図であ
る。この図には、積分演算において４回の加算演算が行
われた場合が示される。従来においては、演算クロック
ＣＬＫが比較的長い周期を持つクロックであり、この演
算クロックＣＬＫの立ち上がりエッジのタイミングで各
ステージの加算演算が始められる。即ち、各ステージで
の加算演算のタイミングは、演算クロックＣＬＫにより
画一的に設定されている。従って、図９（ｂ）に示され
る通り、演算クロックＣＬＫの周期内において演算が終
了している場合は、次のステージでの演算が開始するま
での期間が、無駄な期間になっている。
での演算時間とを比較するタイミングチャート図であ
る。この図には、積分演算において４回の加算演算が行
われた場合が示される。従来においては、演算クロック
ＣＬＫが比較的長い周期を持つクロックであり、この演
算クロックＣＬＫの立ち上がりエッジのタイミングで各
ステージの加算演算が始められる。即ち、各ステージで
の加算演算のタイミングは、演算クロックＣＬＫにより
画一的に設定されている。従って、図９（ｂ）に示され
る通り、演算クロックＣＬＫの周期内において演算が終
了している場合は、次のステージでの演算が開始するま
での期間が、無駄な期間になっている。
【００４４】一方、本実施の形態例によれば、画一的な
演算クロックに応じて各ステージの加算演算が行われる
のではなく、積分回路が自走して複数ステージの加算演
算を行う。加算演算１が終了するタイミングは、４つの
加算ブロックからのブロック加算終了信号ED1〜ED4が全
てＨレベルになるタイミングで生成される加算終了告知
信号S50により生成される。そして、図３に示した通
り、加算終了告知信号S50がパルス生成回路５２に供給
され、パルス信号Ｐ１が生成され、次の加算演算が開始
される。
演算クロックに応じて各ステージの加算演算が行われる
のではなく、積分回路が自走して複数ステージの加算演
算を行う。加算演算１が終了するタイミングは、４つの
加算ブロックからのブロック加算終了信号ED1〜ED4が全
てＨレベルになるタイミングで生成される加算終了告知
信号S50により生成される。そして、図３に示した通
り、加算終了告知信号S50がパルス生成回路５２に供給
され、パルス信号Ｐ１が生成され、次の加算演算が開始
される。
【００４５】上記した積分回路を、図１に示した同期確
立回路に利用することで、CDMAなどの携帯電話通信など
において、通信可能になるまでの時間を短くすることが
できる。
立回路に利用することで、CDMAなどの携帯電話通信など
において、通信可能になるまでの時間を短くすることが
できる。
【００４６】尚、上記の実施の形態例では、加算ブロッ
クが４ビットの加算データと被加算データを加算する
が、本発明は４ビットに限定されない。更に、上記図６
で説明した通り、各加算ブロックでのブロック加算終了
信号発生部は、下位のブロック加算終了信号EDn-1がＨ
レベルにならないと、当該加算ブロックのブロック加算
終了信号EDｎをＨレベルにしない。従って、図３に示さ
れた、複数の加算ブロックからのブロック加算終了信号
ED1〜ED4の論理積をＡＮＤ回路５０で演算せずに、最上
位の加算ブロックからのブロック加算終了信号ED4だけ
をパルス生成回路５２に与えて、加算演算の終了を検出
することもできる。但し、加算回路がキャリールックア
ヘッド方式で構成される場合は、各加算ブロックからの
ブロック加算終了信号ED1〜ED4の論理積を演算するほう
が好ましい。
クが４ビットの加算データと被加算データを加算する
が、本発明は４ビットに限定されない。更に、上記図６
で説明した通り、各加算ブロックでのブロック加算終了
信号発生部は、下位のブロック加算終了信号EDn-1がＨ
レベルにならないと、当該加算ブロックのブロック加算
終了信号EDｎをＨレベルにしない。従って、図３に示さ
れた、複数の加算ブロックからのブロック加算終了信号
ED1〜ED4の論理積をＡＮＤ回路５０で演算せずに、最上
位の加算ブロックからのブロック加算終了信号ED4だけ
をパルス生成回路５２に与えて、加算演算の終了を検出
することもできる。但し、加算回路がキャリールックア
ヘッド方式で構成される場合は、各加算ブロックからの
ブロック加算終了信号ED1〜ED4の論理積を演算するほう
が好ましい。
【００４７】
【発明の効果】以上、本発明によれば、加算演算の終了
タイミングを検出することができるので、自走する積分
回路を提供することができ、演算されるデータによって
は、短時間で積分演算を行うことができる。更に、高速
のクロックを用いずに積分回路が自走することができる
ので、携帯電話などにおいて同期確立回路の為のクロッ
クを生成する必要がなく、消費電力を節約して同期確立
までの時間を短くすることができる。
タイミングを検出することができるので、自走する積分
回路を提供することができ、演算されるデータによって
は、短時間で積分演算を行うことができる。更に、高速
のクロックを用いずに積分回路が自走することができる
ので、携帯電話などにおいて同期確立回路の為のクロッ
クを生成する必要がなく、消費電力を節約して同期確立
までの時間を短くすることができる。
【図１】本実施の形態例における同期確立回路の構成を
示す図である。
示す図である。
【図２】本実施の形態例における積分回路の全体構成を
示す図である。
示す図である。
【図３】本実施の形態例における積分回路の詳細図であ
る。
る。
【図４】本実施の形態例における加算ブロックを示す図
である。
である。
【図５】１ビット加算器の真理値表を示す図である。
【図６】ブロック加算終了信号生成部の回路を示す図で
ある。
ある。
【図７】桁上げ検出デコーダ７０のデコード論理を説明
するための図である。
するための図である。
【図８】桁上げ検出デコーダ７０のデコード論理を説明
するための図である。
するための図である。
【図９】従来の演算時間と本実施の形態例での演算時間
とを比較するタイミングチャート図である。
とを比較するタイミングチャート図である。
１〜１５ 遅延フリップフロップ回路
２０〜３５ 乗算回路
４０ 積分回路
４２ 加算回路
４４ 入力バッファ
４６ 出力バッファ
４８ 制御部
４２１〜４２４ 加算ブロック
ED1〜ED4 ブロック加算終了信号
Ｐ１ パルス信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 疋田 真大
神奈川県川崎市中原区上小田中４丁目１
番１号 富士通株式会社内
(56)参考文献 特開 平９−167081（ＪＰ，Ａ)
特開 平９−270776（ＪＰ，Ａ)
特開 平10−70489（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/50
H04J 13/00
H04L 7/00
Claims (7)
- 【請求項１】複数ビットの加算データと被加算データが
供給され、両データの加算演算を行う加算回路であっ
て、 前記加算データと被加算データとを所定数ビット単位で
加算し、前記所定数ビットの加算結果と桁上げの有無を
示すキャリアウト信号を出力する複数の加算ブロックを
有し、 前記複数の加算ブロックの各々は、 下位からのキャリイン信号と前記加算データと被加算デ
ータを入力し、入力したキャリイン信号、加算データ及
び被加算データをデコードすることにより、対応する加
算ブロックで桁上げが発生するか否かを検出する桁上げ
検出デコーダと、 前記桁上げ検出デコーダが前記桁上げを検出しない場合
には、前記対応する加算ブロックでのキャリアウト信号
に応答せずに前記対応する加算ブロックの加算演算が終
了したことを示すブロック加算終了信号を生成し、前記
桁上げ検出デコーダが前記桁上げを検出した場合には、
前記対応する加算ブロックでのキャリアウト信号に応答
して前記ブロック加算終了信号を生成するブロック加算
終了信号出力制御部とを備えたブロック信号加算終了信
号発生部を有する ことを特徴とする加算回路。 - 【請求項２】請求項１において、 前記複数の加算ブロックからの全ての前記ブロック加算
終了信号が加算終了を示すタイミングに応答して、加算
回路の加算終了信号を生成することを特徴とする加算回
路。 - 【請求項３】請求項１において、 前記複数の加算ブロックのうち、最上位の加算ブロック
からのブロック加算終了信号に応答して、加算回路の加
算終了信号を生成することを特徴とする加算回路。 - 【請求項４】複数ビットの加算データと被加算データが
供給され、両データの加算演算を行う加算回路と、 前記加算データを記録する加算データ入力バッファと、 前記加算結果を記録し、前記被加算データを出力する加
算結果バッファとを有し、前記加算回路は、前記加算データと被加算データとを所
定数ビット単位で加算し、前記所定数ビットの加算結果
とキャリアウト信号を出力する複数の加算ブロックを有
し、前記複数の加算ブロックの各々は、下位からのキャ
リイン信号と前記加算データと被加算データの組み合わ
せに従って当該加算ブロックのキャリアウト信号が発生
する場合は、当該キャリアウト信号に応答し、前記組み
合わせに従って当該加算ブロックのキャリアウトが発生
しない場合は、当該キャリアウト信号に応答せずに、当
該加算ブロックの加算演算が終了したことを示すブロッ
ク加算終了信号を生成し、 前記複数の加算ブロックの全ての前記ブロック加算終了
信号が加算終了を示すタイミングに応答して、加算回路
の加算終了信号が生成され、 前記加算データ入力バッファと前記加算結果バッファと
は、前記加算終了信号に応答して、前記複数の加算ブロ
ックに前記加算データ及び被加算データを供給すること
を特徴とする積分回路。 - 【請求項５】請求項４において、 前記加算結果バッファは、前記加算終了信号に応答し
て、前記複数の加算ブロックからの加算結果をラッチす
ることを特徴とする積分回路。 - 【請求項６】請求項４又は５において、 更に、積分演算の開始時に前記加算データ入力バッファ
と加算結果バッファからのデータの供給を開始させ、前
記積分演算に対応する回数の加算演算を前記加算器に繰
り返させる積分制御部を有することを特徴とする積分回
路。 - 【請求項７】請求項４乃至６のいずれかの積分回路を有
し、コード拡散された受信信号に対して拡散コードとの
同期を検出する同期確立回路において、 複数ビットの前記受信信号をそれぞれ遅延させる複数の
遅延回路と、 前記複数の遅延回路の出力と複数ビットの前記拡散コー
ドとをそれぞれ乗算する複数の乗算回路とを有し、 前記乗算回路の出力を前記積分回路により積算し、当該
積算結果によって前記同期を検出することを特徴とする
同期確立回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07262999A JP3487783B2 (ja) | 1999-03-17 | 1999-03-17 | 加算回路、それを利用した積分回路、及びそれを利用した同期確立回路 |
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