JPS60134932A - プリチヤ−ジ型の桁上げ連鎖加算回路 - Google Patents

プリチヤ−ジ型の桁上げ連鎖加算回路

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JPS60134932A
JPS60134932A JP58248517A JP24851783A JPS60134932A JP S60134932 A JPS60134932 A JP S60134932A JP 58248517 A JP58248517 A JP 58248517A JP 24851783 A JP24851783 A JP 24851783A JP S60134932 A JPS60134932 A JP S60134932A
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JP
Japan
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carry
stages
tgs
adder
passes
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JP58248517A
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Noriyuki Ikumi
幾見　宣之
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は高速加算を行なうことができるプリチャージ型
の桁上げ連鎖加算回路に関する。
〔発明の技術的背景〕
第１図はｎ型ＭＯ８ＦＦＴを用いたマンチェスタ形桁上
げ連鎖加算器の１ビット分を示す回路図である。すなわ
ち、この加算器ではプリチャージ信号３、桁上げ抹消信
号Ｋ、桁上げ伝播信号Ｐおよび桁上げ入力信号Ｃａｒｒ
ｙ　−ｉｎを与えて、桁上げ伝播信号ｐ／　、　ｐ／お
よび桁上げ出力信号Ｃａｒｒｙ　−ｏｕｔを出力するも
のである。
ところで、このような加算回路における最大の問題点は
、発生した桁上げ信号を、いかに速く上位桁へ伝播させ
るかということにある。このため、従来から種々の高速
加算方式が提案されている。しかしながら高速化を達成
すると、同時にハードウェアの増大を招く結果にもなる
。
一般的に広く用いられている、桁上げ先見型回路（Ｃａ
ｒｒｙ　Ｌｏｏｋ　Ａｈｅａｄ　）は高速性の点からは
有利であるがハードウェアは増大し、システムは扱雑化
するためにあまシ好ましいとはいえない。
またＭＯＳＦＥＴを用いた回路、特に０Ｍ０８回路で多
入力ｒ−卜を用いることは得策ではない。
このためにＭＯＳＦＥＴによる回路化に適し、構造が簡
単で高速動作の可能な加η［回路が望まれ、そのひとつ
に７０リチャー−）型の桁上げ連鎖加算回路がある。こ
のような加算回路では、キャリーをｎ型ＭＯ８）ランス
ファーケ゛−卜で伝播するので、この際各ノードを予め
゛Ｈ＃レベルにプリチャージしておくことにより、キヤ
執り一を高速で伝播することができる。しかしながらキ
ャリーが発生しない場合は、直列に接続したケ゛−トを
介して各ノードをアイスチャージしなければならない。
したがって、最悪の場合は加算器の語長分だけケ゛−卜
を直列に接続しなければならず、語長が大きくなる程、
遅延時間も膨大になる。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、従来、ｎ
型ＭＯ８ＦＥＴで構成していたプリチャージ型桁上げ加
算器を０Ｍ０８回路で構成することによシ低消費電力化
を図シ、かつ高速動作を可能として演算速度を向上する
ことを目的とするものである。
〔発明の概要〕
すなわち本発明は、プリチャージ型桁上げ連鎖加７ｉ１
．器の複数ビットをまとめてブロックを形成し、ブロッ
クの各ビットの桁上げ伝播関数が全てアクティブのとき
には、その前段のブロックから出力される桁上げ信号を
・ぐイノ９スを介して次段のブロックへ送ることを特徴
とするものである。
〔発明の実施例〕
以下本発明の一実施例を第２図に示す１ビット分の回路
を参照して詳細に説明する。すなわちキャリー入力１１
とキャリー出力１２との間にＮ型Ｍ０８ＦＥＴ　１３を
介挿している。そして、プリチャージ信号ψと、桁上げ
伝播信号Ｐの否定論理和をＮＯＲゲート１４で得て上記
Ｎ型ＭＯ８ＦＥＴ　１３のダートへ与える。そして、上
記キャリー入力１ノと桁上げ伝播信号Ｐの排他論理和を
ＥＸ　−ＯＲケ”−）２．５で得、和信号Ｓとして出力
する。また電源Ｖｄｄとキャリー出力１２との間にＰ型
ＭＯ８ＦＫＴ　Ｊ　６を介挿し、このキャリー出力１２
と電源Ｖｓｓとの間に２個のＮ型ＭＯ８ＦＥＴＩ　７　
。
１８を直列に介挿する。そしてＭＯ８ＦＥＴＩ　６　。
１７のダートを共通に接続し、グリテヤーノ信号ψを与
える。またＭＯＳＦＥＴ　１　Ｂのダートへ桁上げ抹消
信号Ｋを与える。なお、桁上げ伝播信号Ｐ、Ｐ、桁上げ
迷消信号には、たとえば第３図に示すような論理回路を
用いて、当該ビットの２つの入力信号Ａｔ　、　Ｂｉか
ら得ることができる。
すなわち入力信号Ａｉ　、　Ｂｉを否定論理和ケ゛−卜
１９および排他論理和ダート２Ｏの各入力へ与える。そ
して、否定論理和ゲート１９の出力に桁上げ抹消信号Ｋ
を得、排他論理和ケ゛−卜２０の出力に桁上げ伝播信号
Ｐを得、この信号をインバータ２ノで反転して桁上げ伝
播信号Ｐを得ることかできる。
このような構成であれば、先ずプリチャージ信号ψが“
Ｈ＃レベルのときにキャリー出力１２のノードを″Ｈル
ベルにプリチャージする。この間に当該ビットの２つの
入力信号Ａｔ　、　Ｂｌから桁上げ伝播信号（関数）２
１桁上げ抹消信号（関数）Ｋを生成する。ここで各関数
ｐ、には次の（１）式、（２）式で表わすことができる
。
Ｐ　＝　Ａ　ｉ■Ｂｉ　・・・（１） Ｋ＝Ａｉ＋Ｂｉ　・・・（２） 次にプリチャージ信号　が′°Ｌ＃レベルに変化すると
、各ビットで上記関数ＰＸＫに応じて次のように動作す
る。すなわち関数Ｐがアクティブの場合は前段からのキ
ャリーを通過させ、関数Ｋがアクティブの場合は、当該
ビットから桁上げは起きないので°ｔ　Ｈｎレベルにノ
リチャージしたノードをアイスチャージして°′Ｌ＃レ
ベルとする。さらに関数Ｐ、Ｋが共にアイスアクティブ
であれば当該ビットから桁上げを生じさせる。
第４図は第２図に示す加算回路の動作を説明する波形図
で、この場合、入ヵ信４ＡＩ　＋　Ｂ　ｒは時刻Ｔ。で
［”０″、”Ｑ”、時刻Ｔ、　Ｔは”ｏ”　”１７時刻
Ｔ２では°′１”、０″、さらに時刻Ｔｓでは°“１″
　＋＋　１　′ｔに変化している。そして上記入力信号
Ａｔ　、　Ｂｌおよびキャリー入ヵの変化に応じて、桁
上げ抹消信号に１桁上げ伝播信号Ｐ１キャリー出力和信
号Ｓが出力される。
しかしながら第２図に示すような加算回路ＣＧを、たと
えば第５図に示すように加算語長ｎだけ直列に接続する
と、最悪の場合、全ての桁で関数Ｐがアクティン゛でキ
ャリー人ヵがｏ”ならばｎ段の加算回路のすべての）−
ドをアイスチャージしてＩＩ　Ｌ　ｎレベルにしなけれ
ばならない。
一般的に、直列に接続した卜２ンジスタにおける遅延時
間は、その段数の増加とともに急激に増大する。
しかして本発明では１桁の加算器を適自な桁数１づつま
とめたブロックに分割し、各ブロックでブロック桁上げ
伝播関数Ｑを生成する。
Ｑ＝Ｐ、・Ｐ、・・・・Ｐｌ　・・・（３）ただしＰ、
〜Ｐｉはｉビットのブロックの各ビットの桁上げ伝播関
数 そしてブロック桁上げ伝播関数Ｑがアクティブのとき、
すなわち各ブロック内の各桁の桁上げ伝播関数がアクテ
ィブのときには前段側のブロックからの桁上げ信号をパ
スして次のブロックへ送り込む。また同時にパスしたブ
ロックの上位側から、すなわち（３）式で、桁上げ伝播
関数Ｐｉを得る側からも桁上げ伝播関数が与えられ、ブ
ロック内の伝播時間は半分になる。
さらに板数ブロックのブロック桁上げ伝播関数をまとめ
て大ブロックを形成し、大ブロツク間で桁上げ信号のバ
イパスを行なうようにすれば、桁上げ信号の通過するト
ランスファーケ゛−トの数を一層、少なくできる。
第６図は本発明の一実施例を示すブロック図で３２ビツ
トの加算器を示すものである。すなわち、各加算器群Ｃ
Ｇｏ〜ＣＧ、はそれぞれ４桁分の加算器を有し、各加算
器は第２図に示すようなＣ１，７１０８回路による加算
器である。したがって各加算器は下位桁から順にキャリ
ー出力を次段のキャリー入力に接続している。また各加
算器群ＣＧ、−ＣＧ、毎に当該群に所属する４桁の加算
器の各桁上げ伝播信号を、それぞれＮＡＮＤゲートＧ。
〜０丁へ入力し、その否定論理積を得る。そして各ＮＡ
ＮＤケ９〜トＧ。−０７の出力をインバータエ。〜１、
を介して各加算器群ＣＧｏ−ＣＧ、に対応するトランス
ファーグ゛−）ＴＧ、７〜ＴＧ　、８のダートへ与える
。
なお、このトランスファーゲートＴＧＩ〜ＴＧ＆は直列
に接続し、下位側をキャリー入力、上位側をキャリー出
力としている。
そして、ＮＡＮＤケ゛−トＧ。〜Ｇ７を２つのグループ
に分割し、ＮＡＮＤゲートＧ。−Ｇ３の出力を第１のＮ
ＯＲダートＧ８へ与え、またＮＡＮＤゲートＧ４〜Ｇ７
の出力を第２のＮＯＲゲートＧｏへ与え、それぞれ否定
１１膚理和を得る。そして各否定論理和出力をトランス
フアーク゛−）ＴＧ９．ＴＧＺｏのダートへ与える。な
おこのトランスファーダートＴＧ９゜ＴＧＩＯは直列に
接続し、下位側をキャリー入力、上位側をキャリー出力
としている。
そして、このような構成の加算器において、桁上げ信号
の伝播時間が最も長くなるのは、たとえば最下位桁で桁
上げ抹消が発生し、それ以外の全ての桁は桁上げ伝播が
立っているときである。このとき、第５図に示すような
従来の加算回路では、キャリー出力を得るためには３１
段のトランスファーダートを“０″レベルの信号が通過
しなければならない。
これに対して第６図に示す、本発明の実施例では、上述
のように最下位桁で桁上げ抹消が発生し、それ以外の全
ての桁の桁上げ伝播が立っているときも次のような経路
でキャリーは伝播する。すなわち最下位の加算器群ＣＧ
０においてトランスファーゲートを３段通過した後、ト
ランスファーゲートＴＧ　２　、　ＴＧＪ　、　ＴＧ　
４を順次に通過し、ここで２方に分れ、一方はトランス
ファーｒ　−卜ＴＧ５　、　ＴＧ６であり、他方はトラ
ンスファーグー）ＴＧＪ（７，ＴＧ８である。そしてト
ランスファーゲートＴＧ７はその両側の各）−ドには同
じ段数を通過したキャリーが到達する。そして、加算器
ＺＣａ６は下位側および上位側の両側から“′Ｏ”レベ
ルの信号を与えられトランスファーダート２段分の遅延
で各ノードの値は確定する。
したがって、このような場合でもキャリーは合計１０段
のトランスファーゲートを通過するだけでよい。この結
果、第２図に示すものに比して最悪のケースでもトラン
スファーグー１・の通過段数は３１段から１０段に減少
し、この場合キャリー出力はわずかに７段のトランスフ
ァーダートを通過するだけで大幅に伝播遅延時間を短縮
することができる。
〔発明の効果〕
以上のように本発明によればＣＭＯ８回路を用いること
によって大幅に消費電力を低減でき、しかも高速動作を
行なえ、それによって演算速度を向上することができる
プリチャージ型の桁上げ連鎖加算回路を提供することが
できる。
【図面の簡単な説明】
第１図はマンチェスタ形格上げ連鎖加算器を示す回路図
、第２図は本発明の一実施例に用い第２図の加算器へ与
える桁上げ伝播信号および桁上げ抹消信号を得るだめの
回路図、第４図は第２図に示す加算器の動作を説明する
波形図、第５図は第２図に示す加算器を用いた従来の加
算回路を示すブロック図、第６図は本発明の一実施例を
示すブロック図である。 ＣＧｏ−ＣＧ、−・・加算器群、Ｇｏ〜Ｇ７・ＮＡＮＤ
グーＩ、ＴＧＪ〜ＴＧＩＯ・・・トランスファーゲート
、Ｇ８゜Ｇ、−ＮＯＲゲート、■ｏ〜工、インバータ。 出願人代理人　弁理士　鈴　江　武　彦第１図 Ｃａｒｒｙ−ｉｎ 第２図 Ａ；　Ｂ＊ に　ＰＰ

Claims (1)

  1. 【特許請求の範囲】 （１）語長ｎビットのプリチャージ型桁上げ連鎖加算器
    において、ｎビットを複数のブロックに分割して各ブロ
    ック毎に桁上げ伝播関数の論理積を生成する論理積ケ゛
    −卜と、この論理積ダートの出力が活性のときに前段の
    ブロックからの桁上げ信号を当該ブロックを飛越して次
    段のブロックへ送り込む通過制御素子とを具備する拳 プリチャージ証桁上げ連鎖加算回路。 （２、特許請求の範囲第１項記載のものにおいて、複数
    のブロックの論理積出力の論理積を得る論理ダートと、
    この論理ダートの出力により鎖加算回路。 （３）特許請求の範囲第２項記載のものにおいて、複数
    段のバイパスを具備するプリチャージ亭 型桁上げ連鎖加算回路。
JP58248517A 1983-12-24 1983-12-24 プリチヤ−ジ型の桁上げ連鎖加算回路 Pending JPS60134932A (ja)

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US07/294,940 US4860242A (en) 1983-12-24 1989-01-05 Precharge-type carry chained adder circuit

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