JPS63240624A - 加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的Ｊ （産業上の利用分野） この発明は、キｔ／リーの伝播を＾速に行う加算器に関
する。

（従来の技術） 従来より知られているマンチェスタ形格上げ加算器は、
それぞれの全加算器ごとにキャリー（桁上げ信号）の発
住あるいは下位の桁からのキャリーの伝播を行うことに
より、比較的簡単な構成で加算器を実現している。

第１０図はマンチェスタ形格上げ加算器の一部構成図で
あり、同図は同一に構成された２つの今加ｎ器１．３．
５によって３ビット分の加算処理を行う部分だけを抜き
出したものである。

第１０図にＪ３いて、全加算器１では、入力端子Ａ、Ｂ
に与えられる加算情報が否定排他的論理和回路（ＮＯＴ
　　ＥＸ−ＯＲゲート）７によって論理演算され、この
論理演算結果を反転したものと下位側から伝播されるキ
ャリーとがＥＸ−ＯＲゲート９によって論理演算されて
、入力端子Ａ、Ｂに与えられた加算情報の加算結果が出
力端子Ｇに出力される。全加算器３．５にあっても、上
述したと同様にして入力端子Ｃ，［）及び入力端子Ｅ。

Ｆに与えられる加算情報の加算処理が行われて、それぞ
れの加算結果が対応する出力端子１」、■に出力される
。

このようにして行われる加算処理において、キャリーは
、ＰチャンネルＭＯ８型トランジスタ（以下ｒ　））　
Ｍ　ＯＳ　Ｊと呼ぶ）１１とＮチャンネルＭＯ８型トラ
ンジスタ（以下ｒＮＭＯ３Ｊと呼ぶ）１３とからなるト
ライステートバッフ？によって発生される。

例えば入力端子Ａ、Ｂに与えられる加算情報が（０，０
）の場合には、ＰＭＯ８１１は非導通状態、ＮＭＯ３１
３は導通状態となり、キャリー“０”が発生して、キャ
リーライン１５を介して上位側の全加算器に伝播される
。また、入力端子Ａ、Ｂに与えられる加算情報が（１，
１＞の場合には、ＰＭＯ８１１は導通状態、ＮＭＯ８１
３は非導通状態となり、キャリー“１″が発生して、キ
ャリーライン１５を介して上位側の今加ｆｌＪ′Ｆｊｉ
に伝播される。

一方、入力端子Ａ、Ｂに与えられる加算情報が（０，１
＞あるいは（１，０）の場合には、ＰＭＯ８１１及びＮ
ＭＯ８１３はともに非導通状態となり、キャリーは発生
されない。このような場合には、キャリーライン１５に
挿入され並列に接続されたＰＭＯ８１７とＮＭＯ８１９
とからなるトランス７７ゲート（以下ｒＴＧＪと呼ぶ）
２１が導通状態となり、このＴＯ２１を介して下位側で
発生したキャリーが上位側へ伝播される。以下、このよ
うな加算情報に対するキャリーの発生を「正論理」とす
る。ちなみに、（０，Ｏ）の加算情報に対してキャリー
を１”、（１，１）の加算情報に対してキャリーを°゛
０″とする場合を１負論理」とする。

（発明が解決しようと覆る問題点） 以上説明したように、加算処理において主１フリーが発
生しない場合には、下位側で発生したキャリーがキャリ
ーを発生しない全加算器のＴ　Ｇ　２１を介して上位側
へ伝播される。このようなキトリーの伝播において、例
えば、第１０図に示した全加算器１．３．５のいずれか
らもキャリーが発生しない場合には、下位側で発生した
キャリーは３つのＴＧ２１を介して上位側へ伝播される
ことになる。

このため、３つのＴＧ２１をそれぞれ構成するＰＭＯ８
１７とＮＭＯ８１９の抵抗成分及び寄生春情成分によっ
てキャリーライン１５の負荷が大きくなり、この抵抗成
分及び容ｆｆｉ成分によりキャリーの伝播が遅れ、その
分だけ加０処理も遅れるという問題が生じていた。これ
は、多数の全加算器によって構成される多ビツト用の加
算器にあって、より一層顕著なものとなる。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、キャリー伝播の高速化を図
り、加０処理を高速に行うことができる加算器を提供す
ることにある。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は並列式に接続さ
れ下位の桁の桁上げ信号を上位の桁へ伝播する第１の伝
播手段を備えた複数の全加算器と、所定の桁数の前２全
加募器で桁、［げ信号が出力されない場合に、下位の桁
の前記全加算器から出力される桁上げ信号を前記所定の
桁数の今加ｑ器分だけバイパスさせる第２の伝播手段と
、前記所定の桁数のずべての全加算器で桁上げ信号が出
力されない場合に、第２の伝播手段によってバイパスさ
れた桁上げ信号を上位の桁の前記全加算に与え、前記所
定の桁数の少なくとも１つの全加算器で桁上げ信号が出
力される場合には、前記第１の伝播手段によって伝播さ
れる桁上げ信号を上位の桁の前２全加募器に与える第３
の伝播手段とから構成される。

（作用） この発明の加算器においては、並列式に接続された所定
の桁数のすべての全加算器で桁上げ信号が出ツノされな
い場合に、下位の桁の全加算器から出力された桁上げ信
号を所定の桁数の全加算分だけバイパスさせて上位の桁
の全加算器に与えるようにした。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の第１の実施例に係る加算器の構成を
示す図である。同図に示り゛加算器は、第１０図に示し
たと同一構成の全加算器１，３．５を用いて、正論理に
より３ビツトの加算処理を行い、この加算処理にともな
うキャリーの伝播を行うものである。なお、第１図及び
以降に示す第２図乃至第９図において、第１０図と同符
のものは同一物である。

第１図において、それぞれの全加算器１，３゜５から加
算情報に応じて発生ずるキトリーは、キャリーライン（
以下［ローカルキャリーラインとしてＬＣライン」と貯
ぶ）１５を伝播し、このＬＣライン１５にそれぞれの今
加ｎＦ′ａ１，３．５に対応して挿入された「Ｇ２１を
介して下位側から上位側の今加ｎ器に伝播される。

一方、このＬＣライン１５と並行して、キャリー人力と
キャリー出力との間にバイパスキャリーライン（以下ｒ
ＢＰラインＪと呼ぶ）３１が丁Ｇ３３を介してワイヤー
ドＯＲに接続されている。

このＢ　Ｉ）ライン３１は、すべての仝加ｔＨ］１．３
゜５からキｉｌリーが発生けず、全加算器１の下位側か
ら発生したキャリーを全加算５の上位側へ伝播する際の
側路となるものである。

ＢＰライン３１に挿入されたＴＧ３３は、Ｂ　Ｐライン
３１を通るキャリーの伝播を制御するものである。この
Ｔ　Ｇ　３３は、並列に接続されたＰＭＯ８３５とＮＭ
Ｏ８３７とから構成されている。

Ｐ　Ｍ　ＯＳ　３５　＋；ｔ、そｈぞｎのＮｏ−ｒ　　
ＥＸ−ＯＲゲート７の出力を入力とするＮＯＲゲート３
９の出力であり、全加算器１．３．５からのキャリーの
発生を示すキャリー発生信号をインバータ４１で反転し
た出力によって導通制御されている。ＮＭＯ８３７は、
ＮＯＲゲート３９の出力によって導通制御されている。

このＴＧ３３は、全加算器１，３．５のいずれか１つの
全加算器でキャリーが発生した場合は、キｉ？り一発生
信号が“０”レベルとなり、非導通状態になる。これに
より、ＢＰライン３１は非導通状態となり、キャリー人
力からのキャリーはＢＰライン３１を通して上位側へ伝
播されないことになる。さらに、全加算器１．３．５の
いずれにおいても主１１リーが発生しない場合には、キ
ャリー発生信号が゛１１ｆｆレベルとなり、−ｒ　Ｇ　
３３は導通状態になる。これにより、ＢＰライン３１は
導通状態になり、キャリー人力からのキャリーはＢＰラ
イン３１を通して上位側へ伝播されることになる。

このように、すべての全加算器１，３．５からキｔ？リ
ーが発生しない場合に、キャリー人力から与えられる下
位側のキャリーをＢＰライン３１を通して上位側へ伝播
するようにしているので、キャリーを高速に伝播させる
ことができる。

第２図はこの発明の第２の実施例に係る加算器の構成を
示す図である。同図に示す加算器は、第１図に示した加
算器と同様にＬ　Ｃライン１５とＢＰライン３１を通し
てキせり−の伝播を行うものであり、第１図に示した加
Ｒｉ器がＢ　Ｐライン３１を通してキャリーを伝播する
際に［−〇ライン１５とＢ　Ｐライン３１の負荷がキＶ
り一人力の負荷になるのに対して、第２図に示す加ｎ器
は、ＬＣライン１５とＢＰライン３１をワイヤードＯＲ
接続とぼず、ＮＯＲゲート４３で受けて、ＢＰライン３
１の負荷を軽減するようにしたものである。

ＮＯＲゲート４３は、ＬＧＣライン１５ＢＰライン３５
を入力として、その出力をキャリー出力としている。ま
た、ＮＯＲゲート４３のＢＰライン３１が接続されてい
る一方の人力には、この入力とグランドとの間にＮＭＯ
８４５が接続されている。このＮＭＯ８４５は、キせり
一発生信号の反転出力によって導通制御されており、全
加算器１．３．５のいずれかでキャリーが発生してキャ
リー発生信号が“０”レベルになると導通状態となり、
ＮＯＲゲート４３の一方の入力を“０″しベルにする。

これにより、全加算器１，３．５のいずれかで発生した
キャリーはＮＯＲゲート４３を介して上位側へ伝播され
る。一方、全加算１゜３．５のいずれにおいてもキャリ
ーが発生しない場合には、キャリー発生信号は“１″レ
ベルとなり、ＮＭＯ８４５は非導通状態となり、下位側
のキャリーはＢＰライン３１を通りＮＯＲゲート４３を
介して上位側へ伝播される。したがって、ＢＰライン３
１の負荷が軽減され、より高速にキャリーの伝播を行う
ことができるようになる。

ところで、このようなｆｆ４成において、キャリーがＢ
Ｐライン３１を伝播する際に、キャリー出力はＬＣライ
ン１５のキャリーに左右される場合がある。これは、Ｌ
　Ｃライン１５及びＢＰライン３１がともに“１”レベ
ルの時に、キャリー“Ｏ″がｌ−ｃライン１５及びＢＰ
ライン３１を伝播してくると、ＢＰライン３１を伝播す
るキャリーは、１Ｇライン１５をｉ＊するキャリーより
もＮＯＲゲート４３に速く入力される。しかし、ＬＣラ
イン１５を伝播するキャリーがＮＯＲゲート４３に入力
された時点で、キャリー“０″がＮＯＲゲート４３から
出力されることになる。したがって、キャリーの伝播が
ＬＣライン１５で行われることになり、ＢＰライン３１
を設けた効果がなくなってしまう。

そこで、加算処理が開始される前に、各々の全加算器１
．３．５のＰＭＯ８ＩＩとＮＭＯ８１３の接続点に接続
されていｌ−ｃライン１５を予めディスチャージするよ
うにした。このデイスヂレージは、各々の全加算器１．
３．５に各々対応ツる両入力端子Ａ、８及びＣ１Ｄ及び
Ｅ、Ｆに“０″レベルのディスチャージ信号を与えて、
各々のＰＭＯ８１１を非導通状態、各々のＮＭＯ８１３
を導通状態にさせることによって行われる。

ディスチャージ信号を各々の入力端子Ａ、Ｂ及びＣ１Ｄ
及びＥ、Ｆに供給するディスチャージ回路の一例を第３
図に示す。第３図に示すディスチャージ回路において、
ディスチＶ−ジを行う場合には、第４図に示すように、
加算処理を開始する前にり０ツク信号を“１”レベルに
することにより、加算情報の反転情報が入力される反転
入力端子Ｊ、にとそれぞれに対応した入力端子Ａ、８及
びＣ，Ｄ及びＥ、Ｆとの間に挿入されたクロックドイン
バータ４７ａ、４７ｂを非導通状態にさ往るとともに、
各々の入力端子Ａ、Ｂ及びＣ，Ｄ及びＥ、Ｆとグランド
との間に接続されたそれぞれのＮＭＯ８４９ａ　、４９
ｂを導通状態にさせて、“０″レベルのディスチャージ
信号を各々の入力端子Ａ、Ｂ及びＣ，Ｄ及びＥ、Ｆに供
給する。

したがって、このようにすることによって、Ｂ１〕ライ
ン３１を伝播するキャリーがＮＯＲゲート４３を介して
キャリー出力に伝播され、ＢＰライン３１を介するキャ
リー伝播の高速性が損なわれることはなくなる。

第５図はこの発明の第３の実施例に係る加算器の構成を
示す図である。同図に示す加算器は、第２図に示した加
算器がＢＰライン３１に挿入されたＴ　Ｇ　３３を介し
てＮＯＲゲート４３の入力にキャリーが与えられるのに
対して、ＢＰライン３１を伝播するキャリーをＡＮＤゲ
ート５１を介してＮＯＲゲート４３に与えるようにした
ものである。

ＡＮＤゲート５１は、その入力にＢＰライン３１を伝播
するキャリーが与えられるとともに、それぞれの全加算
器１．３．５にＪ３けるＮ０ＴＥＸ−ＯＲ７のそれぞれ
の反転出力が与えられ、出力がＮ　ＯＲゲート４３の一
方の入力に与えられている。なお、この加算器にあって
も、第２図に示した加算器と同様に、ディスチャージが
行われる。

このような構成においても、第２図に示した加算器と同
様にキャリーの伝播が行われて、同様の効果を得ること
ができる。

第６図はこの発明の第４の実施例に係る加算器の構成を
示すものである。この加算器は、前述した口論理によっ
て加算処理及びキャリーの発生を行う同一構成の全加算
器５３．５５．５７を用いて、３ビツトの加算を行うも
のである。この第４の実施例は、このように負論理によ
って加算処理を行う加算器に対して、第２の実ｆＭ例と
同様にＢＰライン３１を設Ｇノで、このＢＰライン３１
を介してキャリー人力から与えられるキャリーを上位側
へ伝播するようにしたものである。

第６図において、第２図と異なる点は、ＬＣライン１５
及びＢＰライン３１を伝播するキャリーをＮＡＮＤゲー
ト５９で受けるようにして、このＮＡＮＯゲート５９の
ＢＰライン３１が接続される一方の入力を、全加算器５
３，５５．５７からキャリーが発生した場合に、キャリ
ー発生信号により導通制御されるＰＭＯ８６１で“１″
レベルにするようにしたことである。また、加算器・理
を行う前に、ＮＡＮＯゲート５９のＬＣライン１５が接
続されている他方の入力を、第２の実施例と同様の理由
により予め“１″レベルにプリチャージするようにした
ことである。なお、このプリチャージは、第３図に示し
たディスチャージ回路を用いて行うことができる。

したがって、このような構成においては、負論理により
加算処理及びキャリーの伝播を行う加算器に対しても、
第２の実施例と同様の効果を得ることができる。

第７図はこの発明の第５の実施例に係る加算器の構成を
示す図である。この第５の実施例は、負論理の全加算器
５３．５５．５７で構成される加ｒＩ器において、ｆｆ
１５図に示した第３の実施例と同様な実施例を施したｂ
のであり、第３の実施例と異なる点は、ＢＰライン３１
を伝ｍするキ１１り一をＯＲゲート６３を介してＮＡＮ
Ｏゲート５９の入力に与えて、キャリーを伝播させるよ
うにしたことである。

このような構成においても、第４の実施例と同様の効果
を得ることができる。

第８図はこの発明の第６の実施例に係る加τ）器の構成
を示す図である。同図に示す加算器は、第１図あるいは
第２図に示した正論理の加算器と、第６図あるいは、第
７図に示した負論理の加算器を直列に接続して、６ビツ
トの加算処理を行い、この直列に接続された加算器に対
してキャリー伝播の側路となる第２のＢＰライン６５を
設６プたものである。

この第２のＢＰライン６５は、直列に接続されるそれぞ
れの加算器のＬＣライン及びＢＰラインに対して、ＴＧ
６７を介して並列に接続されている。このＴ　Ｇ　６７
は、Ｔ’　Ｇ　２１と同様に構成されており、それぞれ
の加算器のキャリー発生信号を入力とするＮ　Ａ　Ｎ　
ｆ）ゲート６９の出力にしたがって導通ａ、ＩＩ　ＩＩ
Ｉされている。すなわら、それぞれの加算器のいずれに
おいてもキャリーが発生しない場合にＴＧ６７は導通状
態となり、キャリー人力から与えられる下位側のキャリ
ーは、第２のＢ　Ｐライン６５を介してキャリー出力か
ら上位側へ伝播される。したがって、このような構成と
することにより、加算ビット数が増加した場合にあって
も、キャリーを高速に伝播させることができる。

第９図はこの発明の第７の実施例に係る加算器の構成を
示す図ぐある。同図に示ず加算器は、第２図に示した正
論理により３ビツトの加算を行う加算器と第６図に示し
た負論理により３ピツトの加算を行う加ｆ３器とを直列
に接続して６ピツトの加算処理を行うものであり、正論
理の加算器におけるＬＣライン１５及びＢＰライン３１
を伝播するキｗ　ＩＪ−を２つのＮＯＲゲート７１ａ、
７１ｂで受番ノで、ＮＯＲゲート７１ａの出力を負論理
の加ｑ３におけるＬＧＣライン１５与え、ＮＯＲゲート
７１ｂの出力を負論理の加算器におけるＢＰライン３１
に与えるようにしたものである。

このような構成においては、負論理の加算器におけるＬ
　Ｃライン１５とＢＰライン３１が正論理の加算器から
のキャリー人力に対しても独立することになり、加算ビ
ット数が増加してもさほどＢＰライン３１の０荷を増加
さけなくと−ｂすむ。したがって、多ビツト用の加算器
にあっても、キャリーを高速に伝播させることができる
ようになる。

なお、以上説明した実施例において、キャリーをバイパ
スさせる区間はそれぞれの実施例に示したものに限定さ
れるものではなく、使用条件に応じて適宜設定すればよ
いことは勿論である。

［発明の効果］ 以Ｆ説明したように、この発明によれば、並列式に接続
された所定の桁数のすべての全加算器で桁上げ信号が出
力されない場合に、下位の桁の全加締から出力された桁
上げ信号をバイパスさけて上位の桁の全加算器に与える
ようにしたので、下位の桁の全加算器から出力された桁
上げ信号を上位の桁の全加算器へ高速に伝播することが
可能となり、これにより、加算処理を高速に行う加算器
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る加算器の構成図
、第２図はこの発明の第２の実施例に係る加算おの構成
図、第３図は第２図のディスチャージ回路の構成図、第
４図は第２図のタイミングチャート図、第５図はこの発
明の第３の実施例に係る加ｇ器の構成図、第６図はこの
発明の第４の実施例に係る加算器の構成図、第７図はこ
の発明の第５の実施例に係る加算器の構成図、第８図は
この発明の第６の実施例に係る加算器の構成図、第９図
はこの発明の第７の実施例に係る加算器の構成図、第１
０図は従来の加算器の構成図である。

Claims (1)

1. 【特許請求の範囲】 並列式に接続され下位の桁の桁上げ信号を上位の桁へ伝
   播する第１の伝播手段を備えた複数の全加算器と、 所定の桁数の前記全加算器で桁上げ信号が出力されない
   場合に、下位の桁の前記全加算器から出力される桁上げ
   信号を前記所定の桁数の全加算器分だけバイパスさせる
   第２の伝播手段と、 前記所定の桁数のすべての全加算器で桁上げ信号が出力
   されない場合に、前記第２の伝播手段によってバイパス
   された桁上げ信号を上位の桁の前記全加算に与え、前記
   所定の桁数の少なくとも１つの全加算器で桁上げ信号が
   出力される場合には、前記第１の伝播手段によつて伝播
   される桁上げ信号を上位の桁の前記全加算器に与える第
   ３の伝播手段と、 を有することを特徴とする加算器。