JPH02235434A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPH02235434A JPH02235434A JP1056704A JP5670489A JPH02235434A JP H02235434 A JPH02235434 A JP H02235434A JP 1056704 A JP1056704 A JP 1056704A JP 5670489 A JP5670489 A JP 5670489A JP H02235434 A JPH02235434 A JP H02235434A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は論理回路装置に関し、特に、複数個の回路ブロ
ック間で相補的なデータ伝搬を行なう論理回路装置に関
ヂる。
ック間で相補的なデータ伝搬を行なう論理回路装置に関
ヂる。
［従来の技術コ
全加算器は、典型的な論理回路の１つとして知られてい
る。全加算器は入力された加数に対応ずる被加数に対応
するディジタル信号とに対し桁上、げを考慮した加算演
算を行ない和に対応するディジタル信号を出力する回路
である。全加算器は、桁上げの有無を表わす桁上げ信号
を受ける。
る。全加算器は入力された加数に対応ずる被加数に対応
するディジタル信号とに対し桁上、げを考慮した加算演
算を行ない和に対応するディジタル信号を出力する回路
である。全加算器は、桁上げの有無を表わす桁上げ信号
を受ける。
第６図は特開昭６１−７０６３６号公報に示された全加
算回路を示す図である。図を参照して、この全加算回路
は、伝達ゲート回路ＴＧＩ〜ＴＧ５と、反転増幅回路Ｉ
ＮＶＩ，ＩＮＶ２，ＩＮＶ３， Ｉ ＮＶ４ ａ，お
よびＩＮＶ４ｂと、桁上げ信号発生回路ＧＫ１と、端子
５１． ５３， ５５， ５７，および５９と、
信号線１０１とを含む。
算回路を示す図である。図を参照して、この全加算回路
は、伝達ゲート回路ＴＧＩ〜ＴＧ５と、反転増幅回路Ｉ
ＮＶＩ，ＩＮＶ２，ＩＮＶ３， Ｉ ＮＶ４ ａ，お
よびＩＮＶ４ｂと、桁上げ信号発生回路ＧＫ１と、端子
５１． ５３， ５５， ５７，および５９と、
信号線１０１とを含む。
端子５１には被加数Ａ１端子５３には加数信号の否定信
号『、端子５５には桁上げ入力信号Ｃ，、が入力される
。被加数信号Ａと加数信号の否定信号『が伝達ゲート回
路ＴＧＩ，ＴＧ２および反転増幅回路ＩＮＶＩ．ＩＮＶ
２からなる回路に入力され、否定排他的論理和（以下Ｘ
ＮＯＲと略す）がとられる。被加数信号Ａと加数信号の
否定信号ＢとのＸＮＯＲ信号と、端子５５に入力される
桁上げ入力信号Ｃｌｎとが伝達ゲートｏｎ路ＴＧ３，Ｔ
Ｇ４および反転増幅回路ＩＮＶ３，ＩＮＶ４ａからなる
回路に入力されて、排他的論理和（以下ＸＯＲと略す）
がとられ、これが端子５７に和信号Ｓとして出力される
。一方桁上げ入力ｆＪ号Ｃ．。は、反転増幅回路ＩＮＶ
４ｂにおいて反転され、披加数信号Ａと加数信号の否定
信号ＢとのＸＮＯＲ信号と、反転増幅回路ＩＮＶ３によ
り作られた被加数信号Ａと加数信号の否定信号ＢとのＸ
ＮＯＲ信号の否定信号とにより開閉される伝達ゲート回
路ＴＧ５に入力される。伝達ゲート回路ＴＧ５がとざさ
れているときは、端子５１および５３に入力される被加
数信号Ａと加数信号の否定信号Ｂとにより、桁上げ信号
発生回路ＧＫＩにおいて桁上げ信号が作られる。伝達ゲ
ート回路ＴＧ５を通過してきた桁上げ入力信号Ｃｌｎの
否定信号、あるいは桁上げ信号発生回路ＧＫＩにおいて
発生した桁上げ信号は、端子５９に桁上げ出力信号σ万
として出力される。
号『、端子５５には桁上げ入力信号Ｃ，、が入力される
。被加数信号Ａと加数信号の否定信号『が伝達ゲート回
路ＴＧＩ，ＴＧ２および反転増幅回路ＩＮＶＩ．ＩＮＶ
２からなる回路に入力され、否定排他的論理和（以下Ｘ
ＮＯＲと略す）がとられる。被加数信号Ａと加数信号の
否定信号ＢとのＸＮＯＲ信号と、端子５５に入力される
桁上げ入力信号Ｃｌｎとが伝達ゲートｏｎ路ＴＧ３，Ｔ
Ｇ４および反転増幅回路ＩＮＶ３，ＩＮＶ４ａからなる
回路に入力されて、排他的論理和（以下ＸＯＲと略す）
がとられ、これが端子５７に和信号Ｓとして出力される
。一方桁上げ入力ｆＪ号Ｃ．。は、反転増幅回路ＩＮＶ
４ｂにおいて反転され、披加数信号Ａと加数信号の否定
信号ＢとのＸＮＯＲ信号と、反転増幅回路ＩＮＶ３によ
り作られた被加数信号Ａと加数信号の否定信号ＢとのＸ
ＮＯＲ信号の否定信号とにより開閉される伝達ゲート回
路ＴＧ５に入力される。伝達ゲート回路ＴＧ５がとざさ
れているときは、端子５１および５３に入力される被加
数信号Ａと加数信号の否定信号Ｂとにより、桁上げ信号
発生回路ＧＫＩにおいて桁上げ信号が作られる。伝達ゲ
ート回路ＴＧ５を通過してきた桁上げ入力信号Ｃｌｎの
否定信号、あるいは桁上げ信号発生回路ＧＫＩにおいて
発生した桁上げ信号は、端子５９に桁上げ出力信号σ万
として出力される。
次に、たとえば端子５３に入力される加数信号の否定信
号百の変化により和信号Ｓが変化する場合を考える。こ
の場合には、加数信号の否定信号Ｂが反転増幅回路ＩＮ
Ｖ２に入力されて加数信号Ｂとなり、加数信号の否定信
号Ｂとともに伝達ゲート回路ＴＧＩおよびＴＧ２のゲー
トに入力される。したがって、加数信号の否定信号Ｂの
変化は反転増幅回路ＩＮＶ２を通過する時間だけ遅れて
伝達ゲート回路ＴＧｌおよびＴＧ２の開閉状態を変化さ
せる。伝達ゲート回路ＴＧＩおよびＴＧ２の開閉状態の
変化により信号線１０１の信号が変化し、信号線１０１
の信号は反転増幅回路ＩＮＶ３に入力されて反転され、
信号線１０１の信号とともに伝達回路ＴＧ３およびＴＧ
４のゲートに入力される。したがって、加数信号の否定
信号Ｂの変化は反転増幅回路ＩＮＶ３を通過する時間だ
け遅れて伝達ゲート回路ＴＧ３およびＴＧ４の開閉状態
を変化させる。そして、伝達ゲート回路ＴＧ３およびＴ
Ｇ４の開閉状態の変化により和信号Ｓが変化する。
号百の変化により和信号Ｓが変化する場合を考える。こ
の場合には、加数信号の否定信号Ｂが反転増幅回路ＩＮ
Ｖ２に入力されて加数信号Ｂとなり、加数信号の否定信
号Ｂとともに伝達ゲート回路ＴＧＩおよびＴＧ２のゲー
トに入力される。したがって、加数信号の否定信号Ｂの
変化は反転増幅回路ＩＮＶ２を通過する時間だけ遅れて
伝達ゲート回路ＴＧｌおよびＴＧ２の開閉状態を変化さ
せる。伝達ゲート回路ＴＧＩおよびＴＧ２の開閉状態の
変化により信号線１０１の信号が変化し、信号線１０１
の信号は反転増幅回路ＩＮＶ３に入力されて反転され、
信号線１０１の信号とともに伝達回路ＴＧ３およびＴＧ
４のゲートに入力される。したがって、加数信号の否定
信号Ｂの変化は反転増幅回路ＩＮＶ３を通過する時間だ
け遅れて伝達ゲート回路ＴＧ３およびＴＧ４の開閉状態
を変化させる。そして、伝達ゲート回路ＴＧ３およびＴ
Ｇ４の開閉状態の変化により和信号Ｓが変化する。
上記のような全加算回路では、その内部において否定信
号を作り出しているので、否定信号を作り出す時間が加
算を遅れさせるという問題点があった。そこで最近では
相補的な加数信号対および相浦的な披加数信号対を入力
することによって、全加算回路内部において各入力信号
の否定信号を作り出す必要のない全加算回路が提案され
ている。
号を作り出しているので、否定信号を作り出す時間が加
算を遅れさせるという問題点があった。そこで最近では
相補的な加数信号対および相浦的な披加数信号対を入力
することによって、全加算回路内部において各入力信号
の否定信号を作り出す必要のない全加算回路が提案され
ている。
一方、一般に加算回路の前段には加算回路入力される信
号の一時的な保持を行なうラッチ回路が設けられる。し
たがって、加算回路が上記のような相補的な入力信号を
必要とするものである場合には、その前段に設けられる
ラッチ回路の出力信号も１対の相補信号でなければなら
ない。
号の一時的な保持を行なうラッチ回路が設けられる。し
たがって、加算回路が上記のような相補的な入力信号を
必要とするものである場合には、その前段に設けられる
ラッチ回路の出力信号も１対の相補信号でなければなら
ない。
第４図は従来のラッチ回路の一例を示す回路図である。
第４図を参照して、ラッチ回路は、入力データ信号Ｄ（
電位レベル′Ｈ゜または“Ｌ”レベルのディジタル信号
）を増幅するためのデータ増幅用インバータ１と、入力
データ信号Ｄをデータとして保持するためのデータ保持
部２９ｄと、データ保持部２９ｄによって保持されてい
るデータを増幅し、互いに相補な出力データ信号Ｑおよ
び司として次段の回路に出力するためのデータ増幅用イ
ンバータ３および４とを含む。
電位レベル′Ｈ゜または“Ｌ”レベルのディジタル信号
）を増幅するためのデータ増幅用インバータ１と、入力
データ信号Ｄをデータとして保持するためのデータ保持
部２９ｄと、データ保持部２９ｄによって保持されてい
るデータを増幅し、互いに相補な出力データ信号Ｑおよ
び司として次段の回路に出力するためのデータ増幅用イ
ンバータ３および４とを含む。
データ保持部２９ｄは、入力端子５と、出力端子７およ
び８と、ＰチャネルＭＯＳ｝ランジスタとＮチャネルＭ
ＯＳ｝ランジスタとの並列接続により構成されるトラン
スミッションゲート２６と、トランスミッションゲート
２６のＯＮ／ＯＦＦを制御するための相補信号対Ｔおよ
びＴが入力されるべき書込制御端子２４および２５と、
入力端子５から入力されたデータを保持するためのデー
タ保持用インバータ２２および２３とを含む。データ保
持用インバータ２２と２３とは、互いの入力端と出力端
とが接続される。インバータ２２の出力端とインバータ
２３の入力端との接続点は出力端子８に接続される。さ
らに、入力端子５はトランスミッションゲート２６を介
してインバー・夕２２の入力端とインバータ２３の出力
端との接続点（ノードｉ）に接続される。また、インバ
ータ２２の出力端とインバータ２３の入力端との接続点
（ノードｊ）は出力端子８に接続される。なお、書込制
御端子２４と２５とはそれぞれトランスミッションゲー
ト２６を構成するＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタのそれぞれのゲートに接続さ
れる。
び８と、ＰチャネルＭＯＳ｝ランジスタとＮチャネルＭ
ＯＳ｝ランジスタとの並列接続により構成されるトラン
スミッションゲート２６と、トランスミッションゲート
２６のＯＮ／ＯＦＦを制御するための相補信号対Ｔおよ
びＴが入力されるべき書込制御端子２４および２５と、
入力端子５から入力されたデータを保持するためのデー
タ保持用インバータ２２および２３とを含む。データ保
持用インバータ２２と２３とは、互いの入力端と出力端
とが接続される。インバータ２２の出力端とインバータ
２３の入力端との接続点は出力端子８に接続される。さ
らに、入力端子５はトランスミッションゲート２６を介
してインバー・夕２２の入力端とインバータ２３の出力
端との接続点（ノードｉ）に接続される。また、インバ
ータ２２の出力端とインバータ２３の入力端との接続点
（ノードｊ）は出力端子８に接続される。なお、書込制
御端子２４と２５とはそれぞれトランスミッションゲー
ト２６を構成するＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタのそれぞれのゲートに接続さ
れる。
インバータ１の出力端はデータ保持部２９ｄの入力端子
５に接続され、インバータ３と４のそれぞれの入力端は
各々、データ保持部２９ｄの出力端子７と８とに接続さ
れる。
５に接続され、インバータ３と４のそれぞれの入力端は
各々、データ保持部２９ｄの出力端子７と８とに接続さ
れる。
以下、この回路の動作について説明する。
書込制御端子２４と２５とにそれぞれ電位レベル“Ｈ゜
と“Ｌ“とが信号ＴおよびＴとして与えられと、トラン
スミッションゲート２６を構成するＮチャネルＭＯＳ｝
ランジスタおよびＰチャネルＭＯＳトランジスタは共に
ＯＮ状態となり、トランスミッションゲート２６がＯＮ
状態となる。
と“Ｌ“とが信号ＴおよびＴとして与えられと、トラン
スミッションゲート２６を構成するＮチャネルＭＯＳ｝
ランジスタおよびＰチャネルＭＯＳトランジスタは共に
ＯＮ状態となり、トランスミッションゲート２６がＯＮ
状態となる。
一方、書込まれるべき入力データ信号Ｄはインバータ１
によって反転増幅され入力端子５に伝達される。したが
って、入力端子５に伝達された入力データ信号の反転信
号Ｄはインバータ２２の入力端に伝達される。インバー
タ２２の入力端に伝達されたデータ信号は、インバータ
２２によって反転され、さらにインバータ２３に入力さ
れる。すなわち、ノードｉおよびｊの電位レベルは、入
力データ信号Ｄによって決定される。この状態をデータ
書込状態と呼ぶ。このようにして書込まれた入力データ
信号を、後から入力端子５に入力される信号によって変
化させられないように保持する場合、書込制御端子２４
および２５に与えられる信号ＴおよびＴの電位レベルは
それぞれ先程とは反転され“Ｌ”および“Ｈ”とされる
。これによって、トランスミッションゲート２６はＯＦ
Ｆ状態となる。これによって、入力端子５に入力される
信号はインバータ２２の入力端に伝達されなくなる。一
方、インバータ２３の出力はインバータ２２の入力端に
フィードバックされる。したがって、ノードｉの電位レ
ベルはインバータ２３の出力によって書込状態のレベル
に保持される。これに伴なって、ノードｊの電位レベル
も書込状態のレベルに保持される。すなわち、先程入力
された入力データ信号はインバータ２２とインバータ２
３との接続点において保持される。この状態をデータ保
持状態と呼ぶ。
によって反転増幅され入力端子５に伝達される。したが
って、入力端子５に伝達された入力データ信号の反転信
号Ｄはインバータ２２の入力端に伝達される。インバー
タ２２の入力端に伝達されたデータ信号は、インバータ
２２によって反転され、さらにインバータ２３に入力さ
れる。すなわち、ノードｉおよびｊの電位レベルは、入
力データ信号Ｄによって決定される。この状態をデータ
書込状態と呼ぶ。このようにして書込まれた入力データ
信号を、後から入力端子５に入力される信号によって変
化させられないように保持する場合、書込制御端子２４
および２５に与えられる信号ＴおよびＴの電位レベルは
それぞれ先程とは反転され“Ｌ”および“Ｈ”とされる
。これによって、トランスミッションゲート２６はＯＦ
Ｆ状態となる。これによって、入力端子５に入力される
信号はインバータ２２の入力端に伝達されなくなる。一
方、インバータ２３の出力はインバータ２２の入力端に
フィードバックされる。したがって、ノードｉの電位レ
ベルはインバータ２３の出力によって書込状態のレベル
に保持される。これに伴なって、ノードｊの電位レベル
も書込状態のレベルに保持される。すなわち、先程入力
された入力データ信号はインバータ２２とインバータ２
３との接続点において保持される。この状態をデータ保
持状態と呼ぶ。
以上のように、トランスミッションゲート２６のＯＮ／
ＯＦＦを切換えることによって、データ書込状態とデー
タ保持状態とが切換えられる。入力データ信号は出力端
子７および８から取出される。つまり、出力端子７から
は、入力データ信号Ｄがインバータ１によって反転増幅
された信号が取出され、この信号の反転信号が出力端子
８から取出される。このようにして取出された相浦信号
対のそれぞれは、各々、インバータ３と４とによって反
転増幅され、次段の加算器に入力される。
ＯＦＦを切換えることによって、データ書込状態とデー
タ保持状態とが切換えられる。入力データ信号は出力端
子７および８から取出される。つまり、出力端子７から
は、入力データ信号Ｄがインバータ１によって反転増幅
された信号が取出され、この信号の反転信号が出力端子
８から取出される。このようにして取出された相浦信号
対のそれぞれは、各々、インバータ３と４とによって反
転増幅され、次段の加算器に入力される。
インバータ２２および２３によって保持されているデー
タを書換えるとき、書込制御端子２４および２５にはデ
ータ書込状態の場合と同じ信号が与えられ、トランスミ
ッションゲート２６がＯＮ状態となり、インバータ１に
新しく書込みたいデータ信号が入力される。゛さらに、
この新しく書込まれたデータを保持したい場合は、書込
制御端子２４および２５にデータ保持状態の場合と同じ
信号が与えられる。
タを書換えるとき、書込制御端子２４および２５にはデ
ータ書込状態の場合と同じ信号が与えられ、トランスミ
ッションゲート２６がＯＮ状態となり、インバータ１に
新しく書込みたいデータ信号が入力される。゛さらに、
この新しく書込まれたデータを保持したい場合は、書込
制御端子２４および２５にデータ保持状態の場合と同じ
信号が与えられる。
なお、インバータ２３の駆動能力はインバータ２２の駆
動能力に対して小さい。これは、インバータ２２の出力
によってインバータ２３を確実に動作させるためである
。さらに、インバータ１の駆動能力とインバータ２３の
駆動能力との調整も必要である。これは、保持されてい
る入力データ信号を、それの反転信号である新しい入力
データ信号によっって書換える場合を考慮してのことで
ある。この場合、インバータ２３の出力によって保持さ
れているノードｉの電位レベルと、新しい入力データ信
号がインバータ１によって入力端子５に伝達される電位
レベルとは逆レベルである。
動能力に対して小さい。これは、インバータ２２の出力
によってインバータ２３を確実に動作させるためである
。さらに、インバータ１の駆動能力とインバータ２３の
駆動能力との調整も必要である。これは、保持されてい
る入力データ信号を、それの反転信号である新しい入力
データ信号によっって書換える場合を考慮してのことで
ある。この場合、インバータ２３の出力によって保持さ
れているノードｉの電位レベルと、新しい入力データ信
号がインバータ１によって入力端子５に伝達される電位
レベルとは逆レベルである。
したがって、インバータ２３の駆動能力がインバータ１
の駆動能力に対して大きいと、ノードｉの電位レベルは
インバータ１の出力によって変化しにくい。したがって
、ノードｊの電位も新しいデータ信号の入力に伴なって
変化しにくくなる。すなわち、新しい入力データ信号が
データ保持部２９ｄに書込まれるのに時間がかかったり
、書込が正しく行なわれないという可能性がある。そこ
で、このようなことを防止するために、インバータ１と
２との間でも駆動能力の調整を行なわなければならない
。したがって、インバータ１．２２．および２３の３つ
のインバータの間で駆動能力の調整がなされる。
の駆動能力に対して大きいと、ノードｉの電位レベルは
インバータ１の出力によって変化しにくい。したがって
、ノードｊの電位も新しいデータ信号の入力に伴なって
変化しにくくなる。すなわち、新しい入力データ信号が
データ保持部２９ｄに書込まれるのに時間がかかったり
、書込が正しく行なわれないという可能性がある。そこ
で、このようなことを防止するために、インバータ１と
２との間でも駆動能力の調整を行なわなければならない
。したがって、インバータ１．２２．および２３の３つ
のインバータの間で駆動能力の調整がなされる。
［発明が解決しようとする課題］
従来の、相補データ信号対を出力するラッチ回路は以上
のように構成されており、以下のような問題点があった
。
のように構成されており、以下のような問題点があった
。
第５図は第４図に示した従来のラッチ回路を一部回路素
子レベルで表わしたものである。図を参照して、インバ
ータ１は高電圧源２７と低電圧源２８との間に設けられ
る、ＰチャネルＭＯＳ｝ランジスタＱ１とＮチャネルＭ
ＯＳ｝ランジスタＱ２との直列接続を含む。同様に、イ
ンバータ２３は、裔電圧源２７と低電圧源２８との間に
設けられる、ＰチャネルＭＯＳトランジスタＱ３とＮチ
ャネルＭＯＳトランジスタＱ４との直列接続を含む。
子レベルで表わしたものである。図を参照して、インバ
ータ１は高電圧源２７と低電圧源２８との間に設けられ
る、ＰチャネルＭＯＳ｝ランジスタＱ１とＮチャネルＭ
ＯＳ｝ランジスタＱ２との直列接続を含む。同様に、イ
ンバータ２３は、裔電圧源２７と低電圧源２８との間に
設けられる、ＰチャネルＭＯＳトランジスタＱ３とＮチ
ャネルＭＯＳトランジスタＱ４との直列接続を含む。
今、データ保持状態において、インバータ２２および２
３によってノードｉの電位レベルが“Ｌ０に保持されて
いるとする。このとき、ノードｉの電位レベル′Ｌ”に
よってインバータ２２の出力電位レベルが“Ｈ＃となり
ノードｊの電位レベルは“Ｈ”となっている。さらに、
ノードｊの電位レベル″Ｈ”によって、インバータ２３
のトランジスタＱ４はＯＮ状態となっている。これによ
って、インバータ２３の出力電位レベルが″Ｌ”となり
、ノードｉの電位レベルが“Ｌ“に保持されている。こ
のようなデータ保持状態から、データ書込状態となり、
トランスミッションゲート２６がＯＮ状態となった場合
を考える。このとき、インバータ１に入力された入力デ
ータ信号Ｄの電位レベル“Ｌ”であった場合、トランジ
スタＱ１がＯＮ状態となる。一方、トランスミッション
ゲート２６はＯＮ状態、インバータ２３を構成するトラ
ンジスタＱ４もＯＮ状態である。したがって、このとき
高電圧源２７から低電圧源２８にトランジスタＱ１およ
びＱ４を通って流れる電流が生じる。このため、ノード
ｉの電位レベルはトランジスタＱ１とＱ４のＯＮ抵抗値
の比によって決定される。そこで、トランジスタＱ４の
抵抗値をトランジスタＱ１の抵抗値に対して大さく設定
しておけば、入力データ信号Ｄの電位レベルが′Ｌ１と
なった場合、ノードｉの電位レベルは速く “Ｈ″とな
る。これによって、インバータ２２の出力電位レベルも
速く“Ｌ″となる。これは、出力端子７および８に入力
データ信号Ｄが速く伝達されることを意味する。ところ
が、逆に、書込状態において入力データ信号Ｄの電位レ
ベルが′Ｈ“となった場合、インバータ１を構成するト
ランジスタＱ２がＯＮ状態となり、ノードｉに低電圧源
２８の電位レベル゜Ｌ゛を伝達しようとする。最終的に
は、ノードｉの電位レベルが“Ｌ．′、ノードｊの電位
レベルが′Ｈ”、となり、インバータ２３を構成するト
ランジスタＱ４がＯＮ状態とならねばならない。つまり
、トランジスタＱ４の駆動能力が大きいほど、入力デー
タ信号Ｄは速く出力端子７および８に伝達される。とこ
ろが、トランジスタＱ４のＯＮ抵抗値を大きくすること
によって、トランジスタＱ４の駆動能力は小さくなる。
３によってノードｉの電位レベルが“Ｌ０に保持されて
いるとする。このとき、ノードｉの電位レベル′Ｌ”に
よってインバータ２２の出力電位レベルが“Ｈ＃となり
ノードｊの電位レベルは“Ｈ”となっている。さらに、
ノードｊの電位レベル″Ｈ”によって、インバータ２３
のトランジスタＱ４はＯＮ状態となっている。これによ
って、インバータ２３の出力電位レベルが″Ｌ”となり
、ノードｉの電位レベルが“Ｌ“に保持されている。こ
のようなデータ保持状態から、データ書込状態となり、
トランスミッションゲート２６がＯＮ状態となった場合
を考える。このとき、インバータ１に入力された入力デ
ータ信号Ｄの電位レベル“Ｌ”であった場合、トランジ
スタＱ１がＯＮ状態となる。一方、トランスミッション
ゲート２６はＯＮ状態、インバータ２３を構成するトラ
ンジスタＱ４もＯＮ状態である。したがって、このとき
高電圧源２７から低電圧源２８にトランジスタＱ１およ
びＱ４を通って流れる電流が生じる。このため、ノード
ｉの電位レベルはトランジスタＱ１とＱ４のＯＮ抵抗値
の比によって決定される。そこで、トランジスタＱ４の
抵抗値をトランジスタＱ１の抵抗値に対して大さく設定
しておけば、入力データ信号Ｄの電位レベルが′Ｌ１と
なった場合、ノードｉの電位レベルは速く “Ｈ″とな
る。これによって、インバータ２２の出力電位レベルも
速く“Ｌ″となる。これは、出力端子７および８に入力
データ信号Ｄが速く伝達されることを意味する。ところ
が、逆に、書込状態において入力データ信号Ｄの電位レ
ベルが′Ｈ“となった場合、インバータ１を構成するト
ランジスタＱ２がＯＮ状態となり、ノードｉに低電圧源
２８の電位レベル゜Ｌ゛を伝達しようとする。最終的に
は、ノードｉの電位レベルが“Ｌ．′、ノードｊの電位
レベルが′Ｈ”、となり、インバータ２３を構成するト
ランジスタＱ４がＯＮ状態とならねばならない。つまり
、トランジスタＱ４の駆動能力が大きいほど、入力デー
タ信号Ｄは速く出力端子７および８に伝達される。とこ
ろが、トランジスタＱ４のＯＮ抵抗値を大きくすること
によって、トランジスタＱ４の駆動能力は小さくなる。
すなわち、ノードｉの電位レベルが“Ｌ゜となるのが遅
くなる。これに伴なって、ノードｊの電位レベルが“Ｈ
″をなるのも遅くなる。すなわち、入力データ信号Ｄの
電位レベルが“Ｈ”の場合の伝達速度が低下する。
くなる。これに伴なって、ノードｊの電位レベルが“Ｈ
″をなるのも遅くなる。すなわち、入力データ信号Ｄの
電位レベルが“Ｈ”の場合の伝達速度が低下する。
以上のように、入力データ信号Ｄとして与えられる信号
のうち、電位レベル“Ｌ゜の信号の伝達を速くしようと
すると、電位レベル“Ｈ”の信号の伝達が遅くなる。も
ちろん逆に、．電位レベル“Ｈ”の信号の伝達を速くし
ようとすると、電位レベル′Ｌ”の信号の伝達が遅くな
る。つまり、電位レベル“Ｌ゛と“Ｈ゛の両方の信号の
伝達速度を向上するには限界があった。その結果、従来
のラッチ回路では入力データ信号の伝達速度が遅いとい
う問題点があった。
のうち、電位レベル“Ｌ゜の信号の伝達を速くしようと
すると、電位レベル“Ｈ”の信号の伝達が遅くなる。も
ちろん逆に、．電位レベル“Ｈ”の信号の伝達を速くし
ようとすると、電位レベル′Ｌ”の信号の伝達が遅くな
る。つまり、電位レベル“Ｌ゛と“Ｈ゛の両方の信号の
伝達速度を向上するには限界があった。その結果、従来
のラッチ回路では入力データ信号の伝達速度が遅いとい
う問題点があった。
さらに、従来のラッチ回路では、相補信号対である２つ
の出力信号を、これを同時に必要とする同一の次段の回
路に入力する場合次のような問題が生じる。すなわち、
第４図からわかるように、上記相補信号対の１つはイン
バータ２２の入力端から取出されているのに対し他の１
つはインバータ２２の出力端から取出される。したがっ
て、上記相捕信号対の各々が上記次段の回路に伝達され
るのに要する時間には、インバータ２２における遅延時
間の分だけ差が生じる。これは、互いに相補な２つの信
号を同時に必要とする次段の回路において信号伝達の遅
れを生じさせ好ましくない。
の出力信号を、これを同時に必要とする同一の次段の回
路に入力する場合次のような問題が生じる。すなわち、
第４図からわかるように、上記相補信号対の１つはイン
バータ２２の入力端から取出されているのに対し他の１
つはインバータ２２の出力端から取出される。したがっ
て、上記相捕信号対の各々が上記次段の回路に伝達され
るのに要する時間には、インバータ２２における遅延時
間の分だけ差が生じる。これは、互いに相補な２つの信
号を同時に必要とする次段の回路において信号伝達の遅
れを生じさせ好ましくない。
本発明の目的は上記のような問題点を解決し、入力デー
タ信号の伝達速度が速く、かつ、互いに相補な２つの信
号を等しい速度で次段の回路に入力できる論理回路装置
を提供することである。
タ信号の伝達速度が速く、かつ、互いに相補な２つの信
号を等しい速度で次段の回路に入力できる論理回路装置
を提供することである。
［課・題を解決するための手段］
上記のような目的を達成するために本発明にかかる論理
回路装置は、前段の回路ブロックと後段の回路ブロック
との間で相補的なデータ伝搬を行なう論理回路装置であ
って、前段の回路ブロックに接続され、 相補的なデータ対を入力として同時に受ける相補データ
対入力受け手段と、 入力受け手段により受けた相補データ対を共通に保持す
るデータ保持手段と、 データ保持手段に保持される相補データを、後段の回路
ブロックに出力する相補データ出力手段とを備えた。
回路装置は、前段の回路ブロックと後段の回路ブロック
との間で相補的なデータ伝搬を行なう論理回路装置であ
って、前段の回路ブロックに接続され、 相補的なデータ対を入力として同時に受ける相補データ
対入力受け手段と、 入力受け手段により受けた相補データ対を共通に保持す
るデータ保持手段と、 データ保持手段に保持される相補データを、後段の回路
ブロックに出力する相補データ出力手段とを備えた。
［作用］
本発明にかかる論理回路装置は上記のように構成されて
いるため、複数個の回路ブロック間に設けられ相補的な
データ伝搬を行なう場合、相補的なデータ対を入力し、
これらを共通なデータ保持部によって保持し、これらを
相補的なデータ対として出力することができる。
いるため、複数個の回路ブロック間に設けられ相補的な
データ伝搬を行なう場合、相補的なデータ対を入力し、
これらを共通なデータ保持部によって保持し、これらを
相補的なデータ対として出力することができる。
［実施例］
第１図は本発明の論理回路装置の第１の実施例を示す、
ラッチ回路の回路図である。
ラッチ回路の回路図である。
第１図を参照して、このラッチ回路は、入力データ信号
Ｄを増幅するためのデータ増幅用インバータ１と、入力
データ信号Ｄの反転信号Ｄを増幅するためのデータ増幅
用インバータ２と、入力データを保持するためのデータ
保持部２９ａと、データ保持部２９ａからの相補出力信
号対の各々を反転増幅し相補信号Ｑおよび可として次段
に伝達するためのデータ増幅用インバータ３および４と
を含む。
Ｄを増幅するためのデータ増幅用インバータ１と、入力
データ信号Ｄの反転信号Ｄを増幅するためのデータ増幅
用インバータ２と、入力データを保持するためのデータ
保持部２９ａと、データ保持部２９ａからの相補出力信
号対の各々を反転増幅し相補信号Ｑおよび可として次段
に伝達するためのデータ増幅用インバータ３および４と
を含む。
データ保持部２９ａは、入力端子５および６と、出力端
子７および８と、ＮチャネルＭＯＳトランジスタ１０お
よび１１と、インバータ１２および１３とを含む。さら
に、データ保持部２９ｇは、ＮチャネルＭＯＳ｝ランジ
スタ１０および１１を同時にＯＮ／ＯＦＦさせるための
信号Ｔが入力される書込制御端子９を含む。
子７および８と、ＮチャネルＭＯＳトランジスタ１０お
よび１１と、インバータ１２および１３とを含む。さら
に、データ保持部２９ｇは、ＮチャネルＭＯＳ｝ランジ
スタ１０および１１を同時にＯＮ／ＯＦＦさせるための
信号Ｔが入力される書込制御端子９を含む。
インバータ１２と１３とのそれぞれの入力端と出力端と
は交差接続されるように互いに接続される。入力端子５
はトランジスタ１０を介してインバータ１０の入力端に
接続され、入力端子６はトランジスタ１１を介してイン
バータ１３の入力端に積続される。さらに、インバータ
１２と１３のそれぞれの出力端は、それぞれ出力端子７
と８とに接続される。また、トランジスタ１０と１１と
のゲートは書込制御端子９に接続される。さらに、イン
バータ１と２との各々の出力端はそれぞれ、入力端子５
と６とに接続され、インバータ３と４とのそれぞ、れの
入力端はそれぞれ出力端子７と８とに接続される。
は交差接続されるように互いに接続される。入力端子５
はトランジスタ１０を介してインバータ１０の入力端に
接続され、入力端子６はトランジスタ１１を介してイン
バータ１３の入力端に積続される。さらに、インバータ
１２と１３のそれぞれの出力端は、それぞれ出力端子７
と８とに接続される。また、トランジスタ１０と１１と
のゲートは書込制御端子９に接続される。さらに、イン
バータ１と２との各々の出力端はそれぞれ、入力端子５
と６とに接続され、インバータ３と４とのそれぞ、れの
入力端はそれぞれ出力端子７と８とに接続される。
さて、この回路のデータ．書込状態の動作について説明
する。この場合には、書込制御端子９に与えられる信号
Ｔの電位レベルが“Ｈ“とされる。
する。この場合には、書込制御端子９に与えられる信号
Ｔの電位レベルが“Ｈ“とされる。
これに応答して、トランジスタ１０および１１は共にＯ
Ｎ状態となる。したがって、入力データ信号Ｄはインバ
ータ１によって反転増幅され、入力端子５およびトラン
ジスタ１０を通過してインバータ１２に入力される。同
時に、入力データ信号Ｄはインバータ２によって反転増
幅され、入力端子６およびトランジスタ１１を通過しイ
ンバータ１３に入力される。これに応じて、ノードａお
よびｄの電位レベルは入力端子５に与えられた電位レベ
ルと等しくなり、ノードｂおよびＣの電位は入力端子６
に与えられた電位レベルと等しくなる。
Ｎ状態となる。したがって、入力データ信号Ｄはインバ
ータ１によって反転増幅され、入力端子５およびトラン
ジスタ１０を通過してインバータ１２に入力される。同
時に、入力データ信号Ｄはインバータ２によって反転増
幅され、入力端子６およびトランジスタ１１を通過しイ
ンバータ１３に入力される。これに応じて、ノードａお
よびｄの電位レベルは入力端子５に与えられた電位レベ
ルと等しくなり、ノードｂおよびＣの電位は入力端子６
に与えられた電位レベルと等しくなる。
もちろん、これら２つの電位レベルは相補的レベルであ
る。このようにしてノードａ，ｂ，ｃ，およびｄの各電
位レベルが決定される。すなわち、互いに相補な入力デ
ータ信号ＤおよびＤがデータ保持部２９ａに書込まれる
。このようにして、入力データ信号の入力によって、出
力端子７と８とには同時に相補レベルの電位が伝達され
る。したがって、従来とは異なり、出力信号ＱとＱとは
同じ速さで次段の回路に伝達される。
る。このようにしてノードａ，ｂ，ｃ，およびｄの各電
位レベルが決定される。すなわち、互いに相補な入力デ
ータ信号ＤおよびＤがデータ保持部２９ａに書込まれる
。このようにして、入力データ信号の入力によって、出
力端子７と８とには同時に相補レベルの電位が伝達され
る。したがって、従来とは異なり、出力信号ＱとＱとは
同じ速さで次段の回路に伝達される。
次にデータ保持状態の動作について説明する。
この場合には、信号Ｔの電位レベルが′Ｌ゜に切換えら
れ、トランジスタ１０および１１が共にＯＦＦにされる
。これによって、従来と同じく、後から入力端子５およ
び６に入力される信号に応答してノードａ， ｂ，
ｃ，およびｄの電位レベル、すなわち、先に書込まれ
たデータが変化させられることはなくなる。一方、イン
バータ１２および１３は互いに他方の出力を入力とする
。したがって、先の入力データによってノードａに与え
られた電位レベルはインバータ１３の出力によって保持
される。同様に先の入力データによってノードＣに与え
られた電位レベルはインバータ１２の出力によって保持
される。これに伴なって、ノードｂおよびｄの電位レベ
ルもデータ書込状態時のレベルを保持する。つまり、先
の相補入力データ信号対ＤおよびＤはインバータ１２お
よび１３の接続点において保持される。
れ、トランジスタ１０および１１が共にＯＦＦにされる
。これによって、従来と同じく、後から入力端子５およ
び６に入力される信号に応答してノードａ， ｂ，
ｃ，およびｄの電位レベル、すなわち、先に書込まれ
たデータが変化させられることはなくなる。一方、イン
バータ１２および１３は互いに他方の出力を入力とする
。したがって、先の入力データによってノードａに与え
られた電位レベルはインバータ１３の出力によって保持
される。同様に先の入力データによってノードＣに与え
られた電位レベルはインバータ１２の出力によって保持
される。これに伴なって、ノードｂおよびｄの電位レベ
ルもデータ書込状態時のレベルを保持する。つまり、先
の相補入力データ信号対ＤおよびＤはインバータ１２お
よび１３の接続点において保持される。
また、保持されている相補入力データ信号対のそれぞれ
は入力端子７と８とから取出される。出力端子７から取
出される信号はインバータ３によって反転増幅され次段
の回路に入力され、出力端子８から取出される信号はイ
ンバータ４によって反転増幅され次段の回路に入力され
る。
は入力端子７と８とから取出される。出力端子７から取
出される信号はインバータ３によって反転増幅され次段
の回路に入力され、出力端子８から取出される信号はイ
ンバータ４によって反転増幅され次段の回路に入力され
る。
次に、インバータ２２および２３によって保持されてい
るデータを書換える場合、データ書込時と同様に信号Ｔ
の電位レベルが′Ｈ″にされ、新しく書込まれるべき相
補入力データ信号対のそれぞれインバータ１と２とに入
力される。新しく書込まれたデータを保持する場合の回
路動作は、先に述べたデータ保持状態の場合の回路動作
と同一である。
るデータを書換える場合、データ書込時と同様に信号Ｔ
の電位レベルが′Ｈ″にされ、新しく書込まれるべき相
補入力データ信号対のそれぞれインバータ１と２とに入
力される。新しく書込まれたデータを保持する場合の回
路動作は、先に述べたデータ保持状態の場合の回路動作
と同一である。
次にデータ保持状態からデータ書込状態へと移った場合
の回路動作について具体的に説明する。
の回路動作について具体的に説明する。
たとえばデータ保持状態においてノードａ （ｄ）の電
位レベルが“Ｌ”、ノードｂ （ｃ）の電位レベルが“
Ｈ゜に保持されている場合を考える。この状態から、デ
ータ書込状態となり、トランジスタ１０および１１がＯ
Ｎ状態となると、インバータ１・および２に入力される
相補入力データ信号対ＤおよびＤの各々の電位レベルが
それぞれ“Ｌ”と“Ｈ゜であれば次のようなことが生じ
る。インバータ１の出力によってノードａの電位は′Ｈ
ゝレベルに上昇しようとする。逆に、インバータ２の出
力によってノードＣの電位は″Ｌ１レベルに下降しよう
とする。この結果、ノードｂの電位はインバータ１２の
出力によってａｔ Ｌ ｅレベルに下降し、ノードｄの
電位はインバータ１３の出力によってｍ Ｈ ｓ レベ
ルに上昇しようとする。一方、ノードａとｄ１ノードｂ
とＣは互いに接続される。
位レベルが“Ｌ”、ノードｂ （ｃ）の電位レベルが“
Ｈ゜に保持されている場合を考える。この状態から、デ
ータ書込状態となり、トランジスタ１０および１１がＯ
Ｎ状態となると、インバータ１・および２に入力される
相補入力データ信号対ＤおよびＤの各々の電位レベルが
それぞれ“Ｌ”と“Ｈ゜であれば次のようなことが生じ
る。インバータ１の出力によってノードａの電位は′Ｈ
ゝレベルに上昇しようとする。逆に、インバータ２の出
力によってノードＣの電位は″Ｌ１レベルに下降しよう
とする。この結果、ノードｂの電位はインバータ１２の
出力によってａｔ Ｌ ｅレベルに下降し、ノードｄの
電位はインバータ１３の出力によってｍ Ｈ ｓ レベ
ルに上昇しようとする。一方、ノードａとｄ１ノードｂ
とＣは互いに接続される。
したがって、ノードａの電位の上昇は、ノードｄの電位
の上昇によって助長される。この結果、ノードｂの電位
は速く “Ｌ゛レベルに下降する。つまり、インバータ
１に入力された入力データ信号は速く出力端子７に伝達
される。同様に、ノードＣの電位の下降は、ノードｂの
電位の下降によって助長される。この結果、ノードｄの
電位は速く“Ｈ″レベルに上昇する。したがって、イン
バータ２に入力される入力データ信号Ｄは速く出力端子
８に伝達される。
の上昇によって助長される。この結果、ノードｂの電位
は速く “Ｌ゛レベルに下降する。つまり、インバータ
１に入力された入力データ信号は速く出力端子７に伝達
される。同様に、ノードＣの電位の下降は、ノードｂの
電位の下降によって助長される。この結果、ノードｄの
電位は速く“Ｈ″レベルに上昇する。したがって、イン
バータ２に入力される入力データ信号Ｄは速く出力端子
８に伝達される。
上記の例とは逆に、ノードａの電位レベルが′Ｈ１、ノ
ードＣの電位レベルが″Ｌ２に保持されている状態から
データ書込状態となり、入力データ信号Ｄが“Ｈ″、入
力データ信号Ｄが“Ｌ”となった場合についても上記の
例と同様に、ノードａとｄならびにノードｂとＣは互い
に新しい入力データ信号による電位レベルの変化を助長
し合う。したがって、上記の例と同様に、相補入力デー
タ信号対Ｄおよびｒは速く出力端子７および８に伝達さ
れる。ただし、各ノードの電位変化は先の例とは逆にな
ることは言うまでもない。
ードＣの電位レベルが″Ｌ２に保持されている状態から
データ書込状態となり、入力データ信号Ｄが“Ｈ″、入
力データ信号Ｄが“Ｌ”となった場合についても上記の
例と同様に、ノードａとｄならびにノードｂとＣは互い
に新しい入力データ信号による電位レベルの変化を助長
し合う。したがって、上記の例と同様に、相補入力デー
タ信号対Ｄおよびｒは速く出力端子７および８に伝達さ
れる。ただし、各ノードの電位変化は先の例とは逆にな
ることは言うまでもない。
さらに、上記のようなこの回路の特性によって次のよう
なことが可能となる。すなわち、このラッチ回路におい
ては、電位レベル″Ｌ”または“Ｈ”のどちらかの信号
の伝達速度を速ぐしておけば回路全体としての入力デー
タ信号の伝達速度は向上される。つまり、入力データ信
号ＤとＤとは相補信号であるから、電位レベル“Ｌ”ま
たは“Ｈ゜のどちらかの信号の伝達速度を速くしておく
ことによって、入力データ信号ＤまたはＤのどちらかの
伝達速度が速くなる。これは、ノードａおよびｂまたは
ノードＣおよびｄのどちらかの電位変化が速くなること
を意味する。一方、ノードａとｄの電位変化も互いに助
長し合い、ノードＣとｄの電位変化も互いに助長し合う
。したがって、電位レベル“Ｌ″または′Ｈ゜のどちら
かの信号の伝達速度が速くなれば、必然的に回路全体と
しての入力データ信号の伝達速度は向上される。
なことが可能となる。すなわち、このラッチ回路におい
ては、電位レベル″Ｌ”または“Ｈ”のどちらかの信号
の伝達速度を速ぐしておけば回路全体としての入力デー
タ信号の伝達速度は向上される。つまり、入力データ信
号ＤとＤとは相補信号であるから、電位レベル“Ｌ”ま
たは“Ｈ゜のどちらかの信号の伝達速度を速くしておく
ことによって、入力データ信号ＤまたはＤのどちらかの
伝達速度が速くなる。これは、ノードａおよびｂまたは
ノードＣおよびｄのどちらかの電位変化が速くなること
を意味する。一方、ノードａとｄの電位変化も互いに助
長し合い、ノードＣとｄの電位変化も互いに助長し合う
。したがって、電位レベル“Ｌ″または′Ｈ゜のどちら
かの信号の伝達速度が速くなれば、必然的に回路全体と
しての入力データ信号の伝達速度は向上される。
本実施例においては、データ書込状態とデータ保持状態
とを切換えるためのスイッチング手段としてＮチャネル
ＭＯＳＦ−ランジスタ１０および１１が用いられた。一
般に、ＮチャネルＭＯＳ｝ランジスタは電位レベル″Ｌ
”の信号の伝達速度が速い。したがって、データ書込状
態において入力端子５に与えられる信号の電位レベルが
“Ｌ゜であれば、ノードａおよびｂの速い電位変化によ
ってノードＣおよびｄの電位変化が助長される。逆に、
入力端子６に与えられる信号の電位レベルが“Ｌ”であ
れば、ノードＣおよびｄの速い電位食化によってノード
ａおよびｂの電位変化が助長される。また、本実施例と
は逆に、上記スイッチング手段として、電位レベル″Ｈ
”の信号の伝達速度が速いＰチャネルＭＯＳトランジス
タを用いても同様の効果が得られる。ただしこの場合に
はＮチャネルＭＯＳ｝ランジスタをスイッチング手段と
して用いた場合とは逆に、２つの入力端子５と６のうち
電位レベル“Ｈ゜が与えられる入力端子に接続されるノ
ードの電位変化が、他方の入力端子に接続されるノード
の電位変化を助長する。また、このように、スイッチン
グ手段として従来の、ＰチャネルＭＯＳ｝ランジスタと
ＮチャネルＭＯＳトランジスタとを含むトランスミッシ
ョンゲートに代わり、単独のトランジスタを用いること
によって、上記２つのスイッチング手段を同時にＯＮ／
ＯＦＦさせるために必要な信号は単独の信号でよい。つ
まり、従来例のようにＴおよび下という相補信号対を用
いる必要はない。その結束、従来例のように互いに相補
な２つの信号Ｔと下とをタイミングを合わせて上記スイ
ッチング手段に与える必要がない。
とを切換えるためのスイッチング手段としてＮチャネル
ＭＯＳＦ−ランジスタ１０および１１が用いられた。一
般に、ＮチャネルＭＯＳ｝ランジスタは電位レベル″Ｌ
”の信号の伝達速度が速い。したがって、データ書込状
態において入力端子５に与えられる信号の電位レベルが
“Ｌ゜であれば、ノードａおよびｂの速い電位変化によ
ってノードＣおよびｄの電位変化が助長される。逆に、
入力端子６に与えられる信号の電位レベルが“Ｌ”であ
れば、ノードＣおよびｄの速い電位食化によってノード
ａおよびｂの電位変化が助長される。また、本実施例と
は逆に、上記スイッチング手段として、電位レベル″Ｈ
”の信号の伝達速度が速いＰチャネルＭＯＳトランジス
タを用いても同様の効果が得られる。ただしこの場合に
はＮチャネルＭＯＳ｝ランジスタをスイッチング手段と
して用いた場合とは逆に、２つの入力端子５と６のうち
電位レベル“Ｈ゜が与えられる入力端子に接続されるノ
ードの電位変化が、他方の入力端子に接続されるノード
の電位変化を助長する。また、このように、スイッチン
グ手段として従来の、ＰチャネルＭＯＳ｝ランジスタと
ＮチャネルＭＯＳトランジスタとを含むトランスミッシ
ョンゲートに代わり、単独のトランジスタを用いること
によって、上記２つのスイッチング手段を同時にＯＮ／
ＯＦＦさせるために必要な信号は単独の信号でよい。つ
まり、従来例のようにＴおよび下という相補信号対を用
いる必要はない。その結束、従来例のように互いに相補
な２つの信号Ｔと下とをタイミングを合わせて上記スイ
ッチング手段に与える必要がない。
しかし、スイッチング手段として従来例と同様のトラン
スミッションゲートを用いることももち，ろん可能であ
る。第２図は、本発明の第２の実施例を示すラッチ回路
の回路図である。図を参照して、このラッチ回路は第１
図に示したラッチ回路においてＮチャネルＭＯＳ｝ラン
ジスタ５および６に代わり、ＰチャネルおよびＮチャネ
ルＭＯＳトランジスタより構成されるトランスミッショ
ンゲート１４および１５を用いた場合のものである。
スミッションゲートを用いることももち，ろん可能であ
る。第２図は、本発明の第２の実施例を示すラッチ回路
の回路図である。図を参照して、このラッチ回路は第１
図に示したラッチ回路においてＮチャネルＭＯＳ｝ラン
ジスタ５および６に代わり、ＰチャネルおよびＮチャネ
ルＭＯＳトランジスタより構成されるトランスミッショ
ンゲート１４および１５を用いた場合のものである。
トランスミッションゲート１４および１゜５のそれぞれ
のＰチャネルＭＯＳトランジスタ側のゲートには書込制
御端子１６が接続される。また、トランスミッションゲ
ート１４および１５のそれぞれのＮチャネルＭＯＳ｝ラ
ンジスタのゲートには書込制御端子１７が接続される。
のＰチャネルＭＯＳトランジスタ側のゲートには書込制
御端子１６が接続される。また、トランスミッションゲ
ート１４および１５のそれぞれのＮチャネルＭＯＳ｝ラ
ンジスタのゲートには書込制御端子１７が接続される。
なお、書込制御端子１６と１７とに与えられる信号はそ
れぞれ互いに相補な信号ＴとＴである。なお、この回路
の他の部分はすべて第１図に示すラッチ回路と同一であ
る。このラッチ回路では、データ書込状態において信号
ＴとＴとにそれぞれ電位レベル“Ｌ″と“Ｈ″の信号が
与えられ、トランスミッションゲート１４および１５が
共にＯＮ状態とされる。データ保持状態においては、信
号Ｔと〒とにそれぞれ電位レベル１Ｈ”と“Ｌ”信号が
与えられ、トランスミッションゲート１４および１５が
共にＯＦＦ状態とされる。なお、データ書込状態および
データ保持状態における他の部分の回路動作については
先の実施例で説明したものと同一である。
れぞれ互いに相補な信号ＴとＴである。なお、この回路
の他の部分はすべて第１図に示すラッチ回路と同一であ
る。このラッチ回路では、データ書込状態において信号
ＴとＴとにそれぞれ電位レベル“Ｌ″と“Ｈ″の信号が
与えられ、トランスミッションゲート１４および１５が
共にＯＮ状態とされる。データ保持状態においては、信
号Ｔと〒とにそれぞれ電位レベル１Ｈ”と“Ｌ”信号が
与えられ、トランスミッションゲート１４および１５が
共にＯＦＦ状態とされる。なお、データ書込状態および
データ保持状態における他の部分の回路動作については
先の実施例で説明したものと同一である。
上記第１および第２の実施例のラッチ回路における、回
路素子同士の駆動能力の調整は従来と同様の理由により
、インバータ１と１３およびインバータ２と１２の間で
行なわれる。しかし、従来と異なり、データ保持部２９
ａを構成するインバータ１２と１３との間の駆動能力の
調整は必要でない。これは従来と異なり、データ保持部
２９ａを構成する２つのインバータのうちの一方だけで
なく両方のインバータに、入力データ信号が与えられる
ため、従来のように一方のインバータの出力が他方のイ
ンバータの動作を支配するのではないからである。した
がって、従来に比べ回路素子間の駆動能力の調整が容易
になる。
路素子同士の駆動能力の調整は従来と同様の理由により
、インバータ１と１３およびインバータ２と１２の間で
行なわれる。しかし、従来と異なり、データ保持部２９
ａを構成するインバータ１２と１３との間の駆動能力の
調整は必要でない。これは従来と異なり、データ保持部
２９ａを構成する２つのインバータのうちの一方だけで
なく両方のインバータに、入力データ信号が与えられる
ため、従来のように一方のインバータの出力が他方のイ
ンバータの動作を支配するのではないからである。した
がって、従来に比べ回路素子間の駆動能力の調整が容易
になる。
第３図は、本発明の第３の実施例を示す、ラッチ回路の
回路図である。図を参照して、このラッチ回路は、相補
入力データ信号対ＤおよびＤの各々を増幅するためのデ
ータ増幅用インバータ１および２と、入力データ信号を
保持するためのデータ保持部２９ｃと、データ保持部２
９ｃから取出される２つの出力信号の各々を反転増幅し
相補出力信号対ＱおよびＱとして次段に入力するための
データ増幅用インバータ３および４とを含む。
回路図である。図を参照して、このラッチ回路は、相補
入力データ信号対ＤおよびＤの各々を増幅するためのデ
ータ増幅用インバータ１および２と、入力データ信号を
保持するためのデータ保持部２９ｃと、データ保持部２
９ｃから取出される２つの出力信号の各々を反転増幅し
相補出力信号対ＱおよびＱとして次段に入力するための
データ増幅用インバータ３および４とを含む。
データ保持部２９ｃは、入力端子５および６と、出力端
子７および８と、２入力ＮＯＲゲート１８および１９と
、ＮチャネルＭＯＳトランジスタ１０および１１と、書
込制御端子９と、リセット信号入力端子２０と、セット
信号入力端子２１とを含む。ＮＯＲゲート１８の一方の
入力端はリセット信号入力端子２０に接続され、ＮＯＲ
ゲート１９の一方の入力端はセット信号入力端子２１に
接続される。ＮＯＲゲート１８の他方の入力端はトラン
ジスタ１０を介して入力端子５に接続され、ＮＯＲゲー
ト１９の他方の入力端はトランジスタ１１を介して入力
端子６に接続される。さらに、ＮＯＲゲート１８の入力
端のうちトランジスタ１０に接続される入力端は、Ｎ，
ＯＲゲート１９の出力端に接続される。同様に、ＮＯＲ
ゲート１９の入力端のうちトランジスタ１１に接続され
る入力端は、ＮＯＲゲート１８の出力端に接続される。
子７および８と、２入力ＮＯＲゲート１８および１９と
、ＮチャネルＭＯＳトランジスタ１０および１１と、書
込制御端子９と、リセット信号入力端子２０と、セット
信号入力端子２１とを含む。ＮＯＲゲート１８の一方の
入力端はリセット信号入力端子２０に接続され、ＮＯＲ
ゲート１９の一方の入力端はセット信号入力端子２１に
接続される。ＮＯＲゲート１８の他方の入力端はトラン
ジスタ１０を介して入力端子５に接続され、ＮＯＲゲー
ト１９の他方の入力端はトランジスタ１１を介して入力
端子６に接続される。さらに、ＮＯＲゲート１８の入力
端のうちトランジスタ１０に接続される入力端は、Ｎ，
ＯＲゲート１９の出力端に接続される。同様に、ＮＯＲ
ゲート１９の入力端のうちトランジスタ１１に接続され
る入力端は、ＮＯＲゲート１８の出力端に接続される。
さらに、ＮＯＲゲート１８と１９の各々の出力端はそれ
ぞれ出力端子７と８とに接続される。書込制御端子９は
トランジスタ１０および１１の各々のゲートに接続され
る。なお、インバータ１と２との各々の出力端はそれぞ
れ入力端子５と６とに接続され、インバータ３と４との
各々の入力端はそれぞれ出力端子７と８とに接続される
。
ぞれ出力端子７と８とに接続される。書込制御端子９は
トランジスタ１０および１１の各々のゲートに接続され
る。なお、インバータ１と２との各々の出力端はそれぞ
れ入力端子５と６とに接続され、インバータ３と４との
各々の入力端はそれぞれ出力端子７と８とに接続される
。
以下、このラッチ回路の動作について説明する。
まず、データ書込状態では、書込制御端子９に与えられ
る信号Ｔの電位レベルが′Ｈ゛となり、トランジスタ１
０および１１が共にＯＮ状態とされる。これによって、
インバータ１および２に入力された相補入力データ信号
対ＤおよびＤがそれぞれノードｅとｇとに伝達される。
る信号Ｔの電位レベルが′Ｈ゛となり、トランジスタ１
０および１１が共にＯＮ状態とされる。これによって、
インバータ１および２に入力された相補入力データ信号
対ＤおよびＤがそれぞれノードｅとｇとに伝達される。
このとき、リセット信号入力端子２０およびセット信号
入力端子２１には共に電位レベル“Ｌ”の信号が与えら
れる。したがって、これを入力の１つとするＮＯＲゲー
ト１８および１９はインバータと同じ動作をする。すな
わち、ＮＯＲゲート１８はノードｅの電位レベルを反転
しノードｆに出力し、ＮＯＲゲート１９はノードｇの電
位レベルを反転しノードｈに出力する。したがって、先
の２つの実施例の場合と同様に、互いに相補な出力信号
Ｑとｑとは同じ速さで次段の回路に伝達される。
入力端子２１には共に電位レベル“Ｌ”の信号が与えら
れる。したがって、これを入力の１つとするＮＯＲゲー
ト１８および１９はインバータと同じ動作をする。すな
わち、ＮＯＲゲート１８はノードｅの電位レベルを反転
しノードｆに出力し、ＮＯＲゲート１９はノードｇの電
位レベルを反転しノードｈに出力する。したがって、先
の２つの実施例の場合と同様に、互いに相補な出力信号
Ｑとｑとは同じ速さで次段の回路に伝達される。
次に、データ保持状態においては、書込制御端子９に与
えられる信号Ｔの電位レベルが“Ｌ”となり、トランジ
スタ１０および１１が共にＯＦＦ状態とされる。これに
よって、後から入力端子５および６に与えられる信号に
よって、先に書込まれたデータが書換えられることはな
くなる。一方、先に入力されたデータによって与えられ
たノードｅおよびｇの電位レベルはそれぞれＮＯＲゲー
ト１９の出力とＮＯＲゲート１８の出力とによって保持
される。なお、本実施例における、回路素子の駆動能力
の調整も先の２実施例の場合と同様である。
えられる信号Ｔの電位レベルが“Ｌ”となり、トランジ
スタ１０および１１が共にＯＦＦ状態とされる。これに
よって、後から入力端子５および６に与えられる信号に
よって、先に書込まれたデータが書換えられることはな
くなる。一方、先に入力されたデータによって与えられ
たノードｅおよびｇの電位レベルはそれぞれＮＯＲゲー
ト１９の出力とＮＯＲゲート１８の出力とによって保持
される。なお、本実施例における、回路素子の駆動能力
の調整も先の２実施例の場合と同様である。
互いに相補な入力データ信号ＤおよびＤは出力端子７お
よび８から取出される。なお、出力端子７から取出され
る信号はインバータ３によって反転増幅され出力信号Ｑ
として次段に入力され、出力端子８から取出される信号
はインバータ４によって反転増幅され出力信号Ｑとして
次段の回路に入力される。ところで、ＮＯＲゲート１８
および１９は共にその入力端の一方にリセット信号Ｒま
たはセット信号Ｓが与えられる。そこで、リセット信号
Ｒとセット信号Ｓの電位レベル“Ｈ”と“Ｌ゜の組合わ
せを変えれば、出力端子７および８からはそれに応じた
信号が得られる。たとえば、リセット信号Ｒの電位レベ
ルを″Ｈｓ１セット信号Ｓの電位レベルを“Ｌ＃にすれ
ば、ＮＯＲゲート１８の出力電位レベル（出力端子７の
電位レベル）は、ノードｅの電位レベルにかかわらず″
Ｌ１となる。このため、ＮＯＲゲート１９の入力電位レ
ベルが共に“Ｌ“となり、その出力電位レベル（出力端
子８の電位レベル）は“Ｈ゜となる。つまり、リセット
信号Ｒおよびセット信号Ｓとして電位レベル“Ｈ゜が与
えられるＮＯＲゲートから取出される信号の電位レベル
は必ず“Ｌ“となる。
よび８から取出される。なお、出力端子７から取出され
る信号はインバータ３によって反転増幅され出力信号Ｑ
として次段に入力され、出力端子８から取出される信号
はインバータ４によって反転増幅され出力信号Ｑとして
次段の回路に入力される。ところで、ＮＯＲゲート１８
および１９は共にその入力端の一方にリセット信号Ｒま
たはセット信号Ｓが与えられる。そこで、リセット信号
Ｒとセット信号Ｓの電位レベル“Ｈ”と“Ｌ゜の組合わ
せを変えれば、出力端子７および８からはそれに応じた
信号が得られる。たとえば、リセット信号Ｒの電位レベ
ルを″Ｈｓ１セット信号Ｓの電位レベルを“Ｌ＃にすれ
ば、ＮＯＲゲート１８の出力電位レベル（出力端子７の
電位レベル）は、ノードｅの電位レベルにかかわらず″
Ｌ１となる。このため、ＮＯＲゲート１９の入力電位レ
ベルが共に“Ｌ“となり、その出力電位レベル（出力端
子８の電位レベル）は“Ｈ゜となる。つまり、リセット
信号Ｒおよびセット信号Ｓとして電位レベル“Ｈ゜が与
えられるＮＯＲゲートから取出される信号の電位レベル
は必ず“Ｌ“となる。
これは、ノードｆまたはｈにおいて保持されているデー
タがリセットされるこを意味する。このように、本実施
例においてはリセット信号Ｒおよびセット信号Ｓによっ
て入力データ信号のセットおよびリセットが可能である
。（ただし、リセット信号Ｒとセット信号Ｓの電位レベ
ルが共に“Ｈ”となる場合はないものとする。）本実施
例においても、データ書込状態とデータ保持状態とを切
換えるためのスイッチング手段としてＰチャネルＭＯＳ
トランジスタまたは、ＰチャネルＭＯＳ｝ランジスタお
よびＮチャネルＭＯＳトランジスタから構成されるトラ
ンスミッションゲートが用いられてもよい。
タがリセットされるこを意味する。このように、本実施
例においてはリセット信号Ｒおよびセット信号Ｓによっ
て入力データ信号のセットおよびリセットが可能である
。（ただし、リセット信号Ｒとセット信号Ｓの電位レベ
ルが共に“Ｈ”となる場合はないものとする。）本実施
例においても、データ書込状態とデータ保持状態とを切
換えるためのスイッチング手段としてＰチャネルＭＯＳ
トランジスタまたは、ＰチャネルＭＯＳ｝ランジスタお
よびＮチャネルＭＯＳトランジスタから構成されるトラ
ンスミッションゲートが用いられてもよい。
［発明の効果］
本発明にかかる論理回路装置は以上のように構成されて
おり以下のような効果をもたらす。
おり以下のような効果をもたらす。
ラッチ回路のような論理回路装置において入力データ信
号が高速に次段の回路に伝達される。また、互いに相捕
な２つの入力データ信号が同じデータ保持部で保持され
るため、これらは同じ速度で次段回路に伝達される。し
たがって、次段の回路が相補データ信号対を同時に必要
とする回路であった場合、次段回路の信号伝達速度が向
上され、次段回路の動作も高速化され、”論理回路装置
全体としての高速化が実現される。
号が高速に次段の回路に伝達される。また、互いに相捕
な２つの入力データ信号が同じデータ保持部で保持され
るため、これらは同じ速度で次段回路に伝達される。し
たがって、次段の回路が相補データ信号対を同時に必要
とする回路であった場合、次段回路の信号伝達速度が向
上され、次段回路の動作も高速化され、”論理回路装置
全体としての高速化が実現される。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す凹路図、第４図は従来のラッチ回路
の一例を示す回路図、第５図は第４図で示した回路の一
部を回路素子を用いて表わした回路図、第６図は全加算
器の一例を示す回路図である。 図において、１〜４はデータ増幅用インバータ、゜５お
よび６は入力端子、７および８は出力端子、９は書込制
御端子、１０および１１はＮチャネルＭＯＳ｝ランジス
タ、１２． １３． ２２，および２３はデータ保
持用インバータ、ａ−ｊはノード、１４．１５，および
２６はトランスミッションゲート、１６，１７，２４，
および２５は書込制御端子、１８および１９は２入力Ｎ
ＯＲゲート、２０はリセット信号入力端子、２１はセッ
ト信号入力端子、２７は高電圧源、２８は低電圧源、２
９ａ〜２９ｄはデータ保持部、Ｑ１およびＱ３はＰチャ
ネルＭＯＳトランジスタ、Ｑ２およびＱ４はＮチャネル
ＭＯＳ｝ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す凹路図、第４図は従来のラッチ回路
の一例を示す回路図、第５図は第４図で示した回路の一
部を回路素子を用いて表わした回路図、第６図は全加算
器の一例を示す回路図である。 図において、１〜４はデータ増幅用インバータ、゜５お
よび６は入力端子、７および８は出力端子、９は書込制
御端子、１０および１１はＮチャネルＭＯＳ｝ランジス
タ、１２． １３． ２２，および２３はデータ保
持用インバータ、ａ−ｊはノード、１４．１５，および
２６はトランスミッションゲート、１６，１７，２４，
および２５は書込制御端子、１８および１９は２入力Ｎ
ＯＲゲート、２０はリセット信号入力端子、２１はセッ
ト信号入力端子、２７は高電圧源、２８は低電圧源、２
９ａ〜２９ｄはデータ保持部、Ｑ１およびＱ３はＰチャ
ネルＭＯＳトランジスタ、Ｑ２およびＱ４はＮチャネル
ＭＯＳ｝ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 前段の回路ブロックと後段の回路ブロックとの間で相補
的なデータ伝搬を行なう論理回路装置であって、 前記前段の回路ブロックに接続され、相補的なデータ対
を入力として同時に受ける相補データ対入力受け手段と
、 前記入力受け手段により受けた相補データ対を共通に保
持するデータ保持手段と、 前記データ保持手段に保持される相補データを、前記後
段の回路ブロックに出力する相補データ出力手段とを備
えた、論理回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056704A JP2540934B2 (ja) | 1989-03-09 | 1989-03-09 | 論理回路装置 |
| KR1019900002504A KR930006660B1 (ko) | 1989-03-09 | 1990-02-27 | 논리신호 기억과 전송회로 |
| US07/489,385 US5173870A (en) | 1989-03-09 | 1990-03-05 | Transmission and latch circuit for logic signal |
| DE4007223A DE4007223A1 (de) | 1989-03-09 | 1990-03-07 | Schaltkreis zum speichern und uebertragen eines logischen signales |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056704A JP2540934B2 (ja) | 1989-03-09 | 1989-03-09 | 論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02235434A true JPH02235434A (ja) | 1990-09-18 |
| JP2540934B2 JP2540934B2 (ja) | 1996-10-09 |
Family
ID=13034859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056704A Expired - Lifetime JP2540934B2 (ja) | 1989-03-09 | 1989-03-09 | 論理回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5173870A (ja) |
| JP (1) | JP2540934B2 (ja) |
| KR (1) | KR930006660B1 (ja) |
| DE (1) | DE4007223A1 (ja) |
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| US9979394B2 (en) | 2016-02-16 | 2018-05-22 | Qualcomm Incorporated | Pulse-generator |
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1989
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-
1990
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